JP3190086B2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JP3190086B2 JP3190086B2 JP02177192A JP2177192A JP3190086B2 JP 3190086 B2 JP3190086 B2 JP 3190086B2 JP 02177192 A JP02177192 A JP 02177192A JP 2177192 A JP2177192 A JP 2177192A JP 3190086 B2 JP3190086 B2 JP 3190086B2
- Authority
- JP
- Japan
- Prior art keywords
- boost
- mosfet
- potential
- electrode
- booster circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】この発明は昇圧回路に関するもの
で、例えば、ダイナミック型ＲＡＭ（ランダムアクセス
メモリ）のデータ出力バッファに含まれる昇圧回路に利
用して特に有効な技術に関するものである。
で、例えば、ダイナミック型ＲＡＭ（ランダムアクセス
メモリ）のデータ出力バッファに含まれる昇圧回路に利
用して特に有効な技術に関するものである。
【０００２】
【従来の技術】ブースト容量を用いた昇圧回路がある。
また、このような昇圧回路を含むデータ出力バッファが
あり、このようなデータ出力バッファを備えるダイナミ
ック型ＲＡＭ等のメモリ集積回路装置がある。
また、このような昇圧回路を含むデータ出力バッファが
あり、このようなデータ出力バッファを備えるダイナミ
ック型ＲＡＭ等のメモリ集積回路装置がある。
【０００３】一方、集積回路の高集積化及び大容量化が
進む中、ダイナミック型ＲＡＭ等の動作電源は、例えば
＋５Ｖのような比較的絶対値の大きな電源電圧から＋３
Ｖ前後の比較的絶対値の小さな電源電圧に低電圧化され
る傾向にある。
進む中、ダイナミック型ＲＡＭ等の動作電源は、例えば
＋５Ｖのような比較的絶対値の大きな電源電圧から＋３
Ｖ前後の比較的絶対値の小さな電源電圧に低電圧化され
る傾向にある。
【０００４】昇圧回路を含むデータ出力バッファを備え
るメモリ集積回路装置について、例えば、特願平１−６
５８４１号等に記載されている。
るメモリ集積回路装置について、例えば、特願平１−６
５８４１号等に記載されている。
【０００５】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ
等に設けられるデータ出力バッファは、図７に例示され
るように、電源電圧ＶＣＣとデータ出力端子Ｄｏｕｔと
の間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＱ
１４及びＱ１８と、データ出力端子Ｄｏｕｔと回路の接
地電位との間に設けられるＮチャンネル型の出力ＭＯＳ
ＦＥＴＱ２０及びＱ２１とを含む。したがって、ハイレ
ベル出力時において出力ＭＯＳＦＥＴＱ１４及びＱ１８
のゲート電圧がブーストされず電源電圧ＶＣＣで制限さ
れる場合、データ出力端子Ｄｏｕｔにおける出力ハイレ
ベルは電源電圧ＶＣＣより出力ＭＯＳＦＥＴＱ１４及び
Ｑ１８のしきい値電圧分だけ低下する。
等に設けられるデータ出力バッファは、図７に例示され
るように、電源電圧ＶＣＣとデータ出力端子Ｄｏｕｔと
の間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＱ
１４及びＱ１８と、データ出力端子Ｄｏｕｔと回路の接
地電位との間に設けられるＮチャンネル型の出力ＭＯＳ
ＦＥＴＱ２０及びＱ２１とを含む。したがって、ハイレ
ベル出力時において出力ＭＯＳＦＥＴＱ１４及びＱ１８
のゲート電圧がブーストされず電源電圧ＶＣＣで制限さ
れる場合、データ出力端子Ｄｏｕｔにおける出力ハイレ
ベルは電源電圧ＶＣＣより出力ＭＯＳＦＥＴＱ１４及び
Ｑ１８のしきい値電圧分だけ低下する。
【０００６】ダイナミック型ＲＡＭ等の電源電圧ＶＣＣ
が＋５Ｖのような比較的絶対値の大きな電源電圧とされ
るとき、データ出力端子Ｄｏｕｔにおける出力信号のハ
イレベルは、出力ＭＯＳＦＥＴのしきい値電圧によるレ
ベル低下にもかかわらずダイナミック型ＲＡＭ等の出力
仕様を満足しうるものとなる。また、電源電圧ＶＣＣが
＋５Ｖのような外部電源電圧をもとに形成される＋３Ｖ
前後の比較的絶対値の小さな内部電源電圧とされる場合
も、データ出力バッファの出力段の動作電源として外部
電源電圧を供給することで、同様に出力仕様を満たすこ
とができる。ところが、ダイナミック型ＲＡＭ等の電源
電圧ＶＣＣとして＋３Ｖ前後の比較的絶対値の小さな電
源電圧が外部から直接供給される場合には、データ出力
端子Ｄｏｕｔにおける出力信号のレベル低下は比率的に
大きなものとなり、ダイナミック型ＲＡＭ等の出力仕様
を満たすことが困難となる。
が＋５Ｖのような比較的絶対値の大きな電源電圧とされ
るとき、データ出力端子Ｄｏｕｔにおける出力信号のハ
イレベルは、出力ＭＯＳＦＥＴのしきい値電圧によるレ
ベル低下にもかかわらずダイナミック型ＲＡＭ等の出力
仕様を満足しうるものとなる。また、電源電圧ＶＣＣが
＋５Ｖのような外部電源電圧をもとに形成される＋３Ｖ
前後の比較的絶対値の小さな内部電源電圧とされる場合
も、データ出力バッファの出力段の動作電源として外部
電源電圧を供給することで、同様に出力仕様を満たすこ
とができる。ところが、ダイナミック型ＲＡＭ等の電源
電圧ＶＣＣとして＋３Ｖ前後の比較的絶対値の小さな電
源電圧が外部から直接供給される場合には、データ出力
端子Ｄｏｕｔにおける出力信号のレベル低下は比率的に
大きなものとなり、ダイナミック型ＲＡＭ等の出力仕様
を満たすことが困難となる。
【０００７】これに対処するため、例えば図７に示され
るように、ブースト容量Ｃ９を中心とする昇圧回路を設
け、ハイレベル出力時における出力ＭＯＳＦＥＴＱ１４
のゲート電圧を電源電圧ＶＣＣより高いレベルにブース
トして、データ出力端子Ｄｏｕｔにおける出力信号のハ
イレベルを電源電圧ＶＣＣまで押し上げる方法が採られ
る。しかし、この場合、ブースト容量Ｃ９のチャージ電
位がＭＯＳＦＥＴＱ２２のしきい値電圧によって制限さ
れ、出力ＭＯＳＦＥＴＱ１４のゲート電圧が充分にブー
ストされない。また、１個のブースト容量によって出力
ＭＯＳＦＥＴＱ１４のゲート電圧を充分なレベルまでブ
ーストするには、ブースト容量Ｃ９として出力ＭＯＳＦ
ＥＴＱ１４のゲート容量の３倍程度の静電容量が必要と
なる。これらの結果、データ出力バッファの所要レイア
ウト面積が増大するとともに、静電容量の大きなブース
ト容量のチャージに比較的長い時間が必要となり、これ
によってデータ出力バッファの信号伝達遅延時間が増大
する。
るように、ブースト容量Ｃ９を中心とする昇圧回路を設
け、ハイレベル出力時における出力ＭＯＳＦＥＴＱ１４
のゲート電圧を電源電圧ＶＣＣより高いレベルにブース
トして、データ出力端子Ｄｏｕｔにおける出力信号のハ
イレベルを電源電圧ＶＣＣまで押し上げる方法が採られ
る。しかし、この場合、ブースト容量Ｃ９のチャージ電
位がＭＯＳＦＥＴＱ２２のしきい値電圧によって制限さ
れ、出力ＭＯＳＦＥＴＱ１４のゲート電圧が充分にブー
ストされない。また、１個のブースト容量によって出力
ＭＯＳＦＥＴＱ１４のゲート電圧を充分なレベルまでブ
ーストするには、ブースト容量Ｃ９として出力ＭＯＳＦ
ＥＴＱ１４のゲート容量の３倍程度の静電容量が必要と
なる。これらの結果、データ出力バッファの所要レイア
ウト面積が増大するとともに、静電容量の大きなブース
ト容量のチャージに比較的長い時間が必要となり、これ
によってデータ出力バッファの信号伝達遅延時間が増大
する。
【０００８】この発明の第１の目的は、比較的静電容量
の小さなブースト容量を基本に構成できかつ任意の高電
圧を高速裏に発生しうる昇圧回路を提供することにあ
る。この発明の第２の目的は、昇圧回路を含むデータ出
力バッファ等の所要レイアウト面積を削減し、その信号
伝達遅延時間を縮小することにある。この発明の第３の
目的は、データ出力バッファの低電圧を図り、データ出
力バッファを含むダイナミック型ＲＡＭ等の低電圧化を
推進することにある。
の小さなブースト容量を基本に構成できかつ任意の高電
圧を高速裏に発生しうる昇圧回路を提供することにあ
る。この発明の第２の目的は、昇圧回路を含むデータ出
力バッファ等の所要レイアウト面積を削減し、その信号
伝達遅延時間を縮小することにある。この発明の第３の
目的は、データ出力バッファの低電圧を図り、データ出
力バッファを含むダイナミック型ＲＡＭ等の低電圧化を
推進することにある。
【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等のデ
ータ出力バッファに設けられる昇圧回路を、第１の制御
信号がロウレベルとされるとき実質的に並列結合されて
それぞれ所定の電位にチャージされ、第１の制御信号が
ハイレベルとされるとき実質的に直列結合されてブース
トされる複数のブースト容量を基本に構成するととも
に、第１の制御信号に先立って有効とされる第２の制御
信号をもとにこれらのブースト容量をチャージするＭＯ
ＳＦＥＴのゲート電圧を所定の高電圧に昇圧するための
ゲートブースト回路を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等のデ
ータ出力バッファに設けられる昇圧回路を、第１の制御
信号がロウレベルとされるとき実質的に並列結合されて
それぞれ所定の電位にチャージされ、第１の制御信号が
ハイレベルとされるとき実質的に直列結合されてブース
トされる複数のブースト容量を基本に構成するととも
に、第１の制御信号に先立って有効とされる第２の制御
信号をもとにこれらのブースト容量をチャージするＭＯ
ＳＦＥＴのゲート電圧を所定の高電圧に昇圧するための
ゲートブースト回路を設ける。
【００１１】
【作用】上記手段によれば、比較的静電容量の小さな複
数のブースト容量をもとに任意の高電圧を高速裏に発生
しうる昇圧回路を構成できる。これにより、昇圧回路を
含むデータ出力バッファの所要レイアウト面積を削減
し、その信号伝達遅延時間を縮小することができる。そ
の結果、データ出力バッファの低電圧化を図り、ダイナ
ミック型ＲＡＭ等の動作電源の低電圧化を推進できる。
数のブースト容量をもとに任意の高電圧を高速裏に発生
しうる昇圧回路を構成できる。これにより、昇圧回路を
含むデータ出力バッファの所要レイアウト面積を削減
し、その信号伝達遅延時間を縮小することができる。そ
の結果、データ出力バッファの低電圧化を図り、ダイナ
ミック型ＲＡＭ等の動作電源の低電圧化を推進できる。
【００１２】
【実施例】図１には、この発明が適用された昇圧回路の
第１の実施例の回路図が示され、図２には、その一実施
例の信号波形図が示されている。これらの図をもとに、
この実施例の昇圧回路の基本的構成と動作の概要ならび
にその特徴について説明する。なお、以下の回路図にお
いて、そのチャンネル（バックゲート）部に矢印が付さ
れるＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）はＰチャンネ
ル型（第２導電型）ＭＯＳＦＥＴであって、矢印の付さ
れないＮチャンネル型（第１導電型）ＭＯＳＦＥＴと区
別して示される。また、以下の信号波形図において、各
ノードのブースト後における電圧は、出力負荷容量との
チャージシェアをともなわない理論的な値で示されてい
る。
第１の実施例の回路図が示され、図２には、その一実施
例の信号波形図が示されている。これらの図をもとに、
この実施例の昇圧回路の基本的構成と動作の概要ならび
にその特徴について説明する。なお、以下の回路図にお
いて、そのチャンネル（バックゲート）部に矢印が付さ
れるＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）はＰチャンネ
ル型（第２導電型）ＭＯＳＦＥＴであって、矢印の付さ
れないＮチャンネル型（第１導電型）ＭＯＳＦＥＴと区
別して示される。また、以下の信号波形図において、各
ノードのブースト後における電圧は、出力負荷容量との
チャージシェアをともなわない理論的な値で示されてい
る。
【００１３】図１において、この実施例の昇圧回路ＶＢ
は、ｋ個のブースト容量Ｃ１〜Ｃ４（第１のブースト容
量）を含む。これらのブースト容量の上側の電極（一方
の電極）は、ダイオード形態とされるＮチャンネルＭＯ
ＳＦＥＴＱ１〜Ｑ４（第１のＭＯＳＦＥＴ）を介してノ
ードｎａ（内部ノード）すなわち電源電圧ＶＣＣに結合
される。また、初段のブースト容量Ｃ１の下側の電極
（他方の電極）は、インバータＮ１（論理ゲート）の出
力端子に結合され、２段以降に設けられるブースト容量
Ｃ２〜Ｃ４の下側の電極（他方の電極）は、対応する実
質的なインバータＮ２〜Ｎ４の出力端子すなわち各イン
バータを構成するＰチャンネルＭＯＳＦＥＴ（第２のＭ
ＯＳＦＥＴ）及びＮチャンネルＭＯＳＦＥＴ（第３のＭ
ＯＳＦＥＴ）の共通結合されたドレインにそれぞれ結合
される。ブースト容量Ｃ１〜Ｃ４と対応するインバータ
Ｎ１〜Ｎ４ならびにＭＯＳＦＥＴＱ１〜Ｑ４は、ｋ個の
単位昇圧回路ＵＶＢ１〜ＵＶＢｋをそれぞれ構成する。
なお、ブースト容量Ｃ１〜Ｃ４は、比較的小さな静電容
量を持つべく設計される。
は、ｋ個のブースト容量Ｃ１〜Ｃ４（第１のブースト容
量）を含む。これらのブースト容量の上側の電極（一方
の電極）は、ダイオード形態とされるＮチャンネルＭＯ
ＳＦＥＴＱ１〜Ｑ４（第１のＭＯＳＦＥＴ）を介してノ
ードｎａ（内部ノード）すなわち電源電圧ＶＣＣに結合
される。また、初段のブースト容量Ｃ１の下側の電極
（他方の電極）は、インバータＮ１（論理ゲート）の出
力端子に結合され、２段以降に設けられるブースト容量
Ｃ２〜Ｃ４の下側の電極（他方の電極）は、対応する実
質的なインバータＮ２〜Ｎ４の出力端子すなわち各イン
バータを構成するＰチャンネルＭＯＳＦＥＴ（第２のＭ
ＯＳＦＥＴ）及びＮチャンネルＭＯＳＦＥＴ（第３のＭ
ＯＳＦＥＴ）の共通結合されたドレインにそれぞれ結合
される。ブースト容量Ｃ１〜Ｃ４と対応するインバータ
Ｎ１〜Ｎ４ならびにＭＯＳＦＥＴＱ１〜Ｑ４は、ｋ個の
単位昇圧回路ＵＶＢ１〜ＵＶＢｋをそれぞれ構成する。
なお、ブースト容量Ｃ１〜Ｃ４は、比較的小さな静電容
量を持つべく設計される。
【００１４】単位昇圧回路ＵＶＢ１〜ＵＶＢｋ−１を構
成するブースト容量Ｃ１〜Ｃ３等の他方の電極は、さら
に、その後段の単位昇圧回路を構成するインバータＮ２
〜Ｎ４の実質的な電源端子すなわち各インバータを構成
するＰチャンネルＭＯＳＦＥＴのソースにそれぞれ結合
される。また、インバータＮ１〜Ｎ４の入力端子すなわ
ち各インバータを構成するＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴのゲートは、ノードｎｂに共通結合され
る。これにより、単位昇圧回路ＵＶＢ１〜ＵＶＢｋは、
インバータＮ２〜Ｎ４を構成するＰチャンネルＭＯＳＦ
ＥＴがオン状態とされることを条件に、選択的に直列結
合される。なお、最終段の単位昇圧回路ＵＶＢｋを構成
するブースト容量Ｃ４の他方の電極は、出力負荷容量Ｃ
ｏを介して回路の接地電位に結合される。この出力負荷
容量Ｃｏは、例えばデータ出力バッファの出力ＭＯＳＦ
ＥＴのゲート容量に対応する。
成するブースト容量Ｃ１〜Ｃ３等の他方の電極は、さら
に、その後段の単位昇圧回路を構成するインバータＮ２
〜Ｎ４の実質的な電源端子すなわち各インバータを構成
するＰチャンネルＭＯＳＦＥＴのソースにそれぞれ結合
される。また、インバータＮ１〜Ｎ４の入力端子すなわ
ち各インバータを構成するＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴのゲートは、ノードｎｂに共通結合され
る。これにより、単位昇圧回路ＵＶＢ１〜ＵＶＢｋは、
インバータＮ２〜Ｎ４を構成するＰチャンネルＭＯＳＦ
ＥＴがオン状態とされることを条件に、選択的に直列結
合される。なお、最終段の単位昇圧回路ＵＶＢｋを構成
するブースト容量Ｃ４の他方の電極は、出力負荷容量Ｃ
ｏを介して回路の接地電位に結合される。この出力負荷
容量Ｃｏは、例えばデータ出力バッファの出力ＭＯＳＦ
ＥＴのゲート容量に対応する。
【００１５】ノードｎｂは、インバータＮ５の出力端子
に結合される。このインバータＮ５の入力端子は、スイ
ッチＳ１の可動接点に結合される。スイッチＳ１の一方
の固定接点は回路の接地電位（第１の電源電圧）に結合
され、その他方の固定接点は電池Ｂ（第２の電源電圧）
に結合される。ここで、電池Ｂは、＋３Ｖ前後の正の電
源電圧ＶＣＣを形成し、昇圧回路ＶＢの動作電源として
供給する。また、スイッチＳ１の可動接点における電位
は、昇圧回路ＶＢの制御信号Ｓ１（第１の制御信号）と
される。しかるに、制御信号Ｓ１は、図２に示されるよ
うに、スイッチＳ１が一方の固定接点側に接続されると
き、回路の接地電位のようなロウレベル（第１の論理レ
ベル）とされ、他方の固定接点側に接続されるとき、電
源電圧ＶＣＣのようなハイレベル（第２の論理レベル）
とされる。これにより、ノードｎｂすなわちインバータ
Ｎ１〜Ｎ４の入力端子には、制御信号Ｓ１の実質的な反
転信号が供給され、ブースト容量Ｃ１の下側の電極に
は、制御信号Ｓ１の実質的な非反転信号が供給される結
果となる。
に結合される。このインバータＮ５の入力端子は、スイ
ッチＳ１の可動接点に結合される。スイッチＳ１の一方
の固定接点は回路の接地電位（第１の電源電圧）に結合
され、その他方の固定接点は電池Ｂ（第２の電源電圧）
に結合される。ここで、電池Ｂは、＋３Ｖ前後の正の電
源電圧ＶＣＣを形成し、昇圧回路ＶＢの動作電源として
供給する。また、スイッチＳ１の可動接点における電位
は、昇圧回路ＶＢの制御信号Ｓ１（第１の制御信号）と
される。しかるに、制御信号Ｓ１は、図２に示されるよ
うに、スイッチＳ１が一方の固定接点側に接続されると
き、回路の接地電位のようなロウレベル（第１の論理レ
ベル）とされ、他方の固定接点側に接続されるとき、電
源電圧ＶＣＣのようなハイレベル（第２の論理レベル）
とされる。これにより、ノードｎｂすなわちインバータ
Ｎ１〜Ｎ４の入力端子には、制御信号Ｓ１の実質的な反
転信号が供給され、ブースト容量Ｃ１の下側の電極に
は、制御信号Ｓ１の実質的な非反転信号が供給される結
果となる。
【００１６】制御信号Ｓ１がロウレベルとされるとき、
昇圧回路ＶＢでは、インバータＮ５の出力信号すなわち
ノードｎｂが電源電圧ＶＣＣのようなハイレベルとされ
る。したがって、インバータＮ１〜Ｎ４を構成するＮチ
ャンネルＭＯＳＦＥＴがオン状態とされ、ブースト容量
Ｃ１〜Ｃ４の下側の電極は回路の接地電位のようなロウ
レベルとされる。このとき、ブースト容量Ｃ１〜Ｃ４
は、ノードｎａすなわち電源電圧ＶＣＣと回路の接地電
位との間で実質的に並列結合され、対応するＭＯＳＦＥ
ＴＱ１〜Ｑ４を介してそれぞれチャージされる。その結
果、ブースト容量Ｃ１〜Ｃ４の上側の電極の電圧は、電
源電圧ＶＣＣより対応するＭＯＳＦＥＴＱ１〜Ｑ４のし
きい値電圧Ｖｔｈ1 〜Ｖｔｈ4 だけ低い所定の電圧つま
りＶＣＣ−Ｖｔｈ1 ないしＶＣＣ−Ｖｔｈ4 とされる。
昇圧回路ＶＢでは、インバータＮ５の出力信号すなわち
ノードｎｂが電源電圧ＶＣＣのようなハイレベルとされ
る。したがって、インバータＮ１〜Ｎ４を構成するＮチ
ャンネルＭＯＳＦＥＴがオン状態とされ、ブースト容量
Ｃ１〜Ｃ４の下側の電極は回路の接地電位のようなロウ
レベルとされる。このとき、ブースト容量Ｃ１〜Ｃ４
は、ノードｎａすなわち電源電圧ＶＣＣと回路の接地電
位との間で実質的に並列結合され、対応するＭＯＳＦＥ
ＴＱ１〜Ｑ４を介してそれぞれチャージされる。その結
果、ブースト容量Ｃ１〜Ｃ４の上側の電極の電圧は、電
源電圧ＶＣＣより対応するＭＯＳＦＥＴＱ１〜Ｑ４のし
きい値電圧Ｖｔｈ1 〜Ｖｔｈ4 だけ低い所定の電圧つま
りＶＣＣ−Ｖｔｈ1 ないしＶＣＣ−Ｖｔｈ4 とされる。
【００１７】次に、制御信号Ｓ１がハイレベルとされる
と、昇圧回路ＶＢでは、インバータＮ５の出力信号すな
わちノードｎｂが回路の接地電位のようなロウレベルと
される。したがって、インバータＮ１〜Ｎ４を構成する
ＮチャンネルＭＯＳＦＥＴがオフ状態となり、代わって
そのＰチャンネルＭＯＳＦＥＴがオン状態とされる。こ
のため、ブースト容量Ｃ１〜Ｃ４は、これらのＰチャン
ネルＭＯＳＦＥＴを介して実質的に直列結合され、ブー
スト状態となる。このとき、ブースト容量Ｃ１の上側の
電極すなわちノードｎ１は、その下側の電極すなわちイ
ンバータＮ１の出力信号がハイレベルに変化されること
で、電源電圧ＶＣＣ分だけブーストされて２ＶＣＣ−Ｖ
ｔｈ（ここで、ブースト容量Ｃ１〜Ｃ４の上側の電極の
電圧上昇分ならびにブースト後の電圧については、Ｖｔ
ｈ1 ＝Ｖｔｈ2 ＝Ｖｔｈ3 ＝・・・＝Ｖｔｈ4 とみなし
て、Ｖｔｈにより表す。以下同様）になろうとし、ブー
スト容量Ｃ２の上側の電極すなわちノードｎ２は、その
下側の電極にブースト容量Ｃ１のブースト後の電圧が伝
達されることで、２ＶＣＣ−Ｖｔｈ分だけブーストされ
て３ＶＣＣ−２Ｖｔｈになろうとする。同様に、ブース
ト容量Ｃ３の上側の電極すなわちノードｎ３は、その下
側の電極にブースト容量Ｃ２のブースト後の電圧が伝達
されることで、３ＶＣＣ−２Ｖｔｈ分だけブーストされ
て４ＶＣＣ−３Ｖｔｈになろうとし、ブースト容量Ｃ４
の上側の電極すなわちノードｎｋは、その下側の電極に
図示されない単位昇圧回路ＵＶＢｋ−１を構成するブー
スト容量のブースト後の電圧が伝達されることで、ｋＶ
ＣＣ−（ｋ−１）Ｖｔｈ分だけブーストされて（ｋ＋
１）ＶＣＣ−ｋＶｔｈになろうとする。
と、昇圧回路ＶＢでは、インバータＮ５の出力信号すな
わちノードｎｂが回路の接地電位のようなロウレベルと
される。したがって、インバータＮ１〜Ｎ４を構成する
ＮチャンネルＭＯＳＦＥＴがオフ状態となり、代わって
そのＰチャンネルＭＯＳＦＥＴがオン状態とされる。こ
のため、ブースト容量Ｃ１〜Ｃ４は、これらのＰチャン
ネルＭＯＳＦＥＴを介して実質的に直列結合され、ブー
スト状態となる。このとき、ブースト容量Ｃ１の上側の
電極すなわちノードｎ１は、その下側の電極すなわちイ
ンバータＮ１の出力信号がハイレベルに変化されること
で、電源電圧ＶＣＣ分だけブーストされて２ＶＣＣ−Ｖ
ｔｈ（ここで、ブースト容量Ｃ１〜Ｃ４の上側の電極の
電圧上昇分ならびにブースト後の電圧については、Ｖｔ
ｈ1 ＝Ｖｔｈ2 ＝Ｖｔｈ3 ＝・・・＝Ｖｔｈ4 とみなし
て、Ｖｔｈにより表す。以下同様）になろうとし、ブー
スト容量Ｃ２の上側の電極すなわちノードｎ２は、その
下側の電極にブースト容量Ｃ１のブースト後の電圧が伝
達されることで、２ＶＣＣ−Ｖｔｈ分だけブーストされ
て３ＶＣＣ−２Ｖｔｈになろうとする。同様に、ブース
ト容量Ｃ３の上側の電極すなわちノードｎ３は、その下
側の電極にブースト容量Ｃ２のブースト後の電圧が伝達
されることで、３ＶＣＣ−２Ｖｔｈ分だけブーストされ
て４ＶＣＣ−３Ｖｔｈになろうとし、ブースト容量Ｃ４
の上側の電極すなわちノードｎｋは、その下側の電極に
図示されない単位昇圧回路ＵＶＢｋ−１を構成するブー
スト容量のブースト後の電圧が伝達されることで、ｋＶ
ＣＣ−（ｋ−１）Ｖｔｈ分だけブーストされて（ｋ＋
１）ＶＣＣ−ｋＶｔｈになろうとする。
【００１８】前述のように、最終段の単位昇圧回路ＵＶ
Ｂｋを構成するブースト容量Ｃ４の上側の電極には、出
力負荷容量Ｃｏが結合される。したがって、ブースト容
量Ｃ１〜Ｃ４のブースト後の電圧は、ブースト容量Ｃ１
〜Ｃ４と出力負荷容量Ｃｏとの容量比に応じてチャージ
シェアされ、上記理論値よりも低下する。
Ｂｋを構成するブースト容量Ｃ４の上側の電極には、出
力負荷容量Ｃｏが結合される。したがって、ブースト容
量Ｃ１〜Ｃ４のブースト後の電圧は、ブースト容量Ｃ１
〜Ｃ４と出力負荷容量Ｃｏとの容量比に応じてチャージ
シェアされ、上記理論値よりも低下する。
【００１９】以上のように、この実施例の昇圧回路ＶＢ
は、ｋ個の単位昇圧回路ＵＶＢ１〜ＵＶＢｋを備え、こ
れらの単位昇圧回路は、比較的小さな静電容量を持つべ
く設計されるブースト容量Ｃ１〜Ｃ４をそれぞれ含む。
ブースト容量Ｃ１〜Ｃ４は、制御信号Ｓ１がロウレベル
とされるとき、実質的に並列結合されてそれぞれ所定の
レベルに高速裏にチャージされ、制御信号Ｓ１がハイレ
ベルとされるとき、実質的に直列結合されてブーストさ
れる。その結果、この実施例の昇圧回路ＶＢでは、ブー
スト容量Ｃ１〜Ｃ４がそれぞれ比較的小さな静電容量と
され比較的小さなレイアウト面積をもって形成されるに
もかかわらず、ブースト容量の個数に応じた任意の高電
圧を高速裏に発生できるものとなる。
は、ｋ個の単位昇圧回路ＵＶＢ１〜ＵＶＢｋを備え、こ
れらの単位昇圧回路は、比較的小さな静電容量を持つべ
く設計されるブースト容量Ｃ１〜Ｃ４をそれぞれ含む。
ブースト容量Ｃ１〜Ｃ４は、制御信号Ｓ１がロウレベル
とされるとき、実質的に並列結合されてそれぞれ所定の
レベルに高速裏にチャージされ、制御信号Ｓ１がハイレ
ベルとされるとき、実質的に直列結合されてブーストさ
れる。その結果、この実施例の昇圧回路ＶＢでは、ブー
スト容量Ｃ１〜Ｃ４がそれぞれ比較的小さな静電容量と
され比較的小さなレイアウト面積をもって形成されるに
もかかわらず、ブースト容量の個数に応じた任意の高電
圧を高速裏に発生できるものとなる。
【００２０】図３には、この発明が適用された昇圧回路
の第２の実施例の回路図が示され、図４には、その一実
施例の信号波形図が示されている。なお、この実施例の
昇圧回路ＶＢは、前記第１の実施例を基本的に踏襲する
ものであって、図３に示される単位昇圧回路ＵＶＢ１〜
ＵＶＢｋならびにスイッチＳ１及び出力負荷容量Ｃｏ
は、図１に示される単位昇圧回路ＵＶＢ１〜ＵＶＢｋな
らびにスイッチＳ１及び出力負荷容量Ｃｏにそれぞれそ
のまま対応する。以下、図１の実施例と異なる部分につ
いて、説明を追加する。
の第２の実施例の回路図が示され、図４には、その一実
施例の信号波形図が示されている。なお、この実施例の
昇圧回路ＶＢは、前記第１の実施例を基本的に踏襲する
ものであって、図３に示される単位昇圧回路ＵＶＢ１〜
ＵＶＢｋならびにスイッチＳ１及び出力負荷容量Ｃｏ
は、図１に示される単位昇圧回路ＵＶＢ１〜ＵＶＢｋな
らびにスイッチＳ１及び出力負荷容量Ｃｏにそれぞれそ
のまま対応する。以下、図１の実施例と異なる部分につ
いて、説明を追加する。
【００２１】図３において、この実施例の昇圧回路ＶＢ
は、ノードｎａ（内部ノード）とノードｎｖすなわち電
源電圧ＶＣＣ（第２の電源電圧）との間に設けられるＮ
チャンネル型（第１導電型）ＭＯＳＦＥＴＱ５（第４の
ＭＯＳＦＥＴ）及びＱ６（第５のＭＯＳＦＥＴ）を含
む。このうち、ＭＯＳＦＥＴＱ５は、ノードｎｖをアノ
ードとしノードｎａをカソードとする形でダイオード形
態とされ、ＭＯＳＦＥＴＱ６は、逆にノードｎａをアノ
ードとしノードｎｖをカソードとする形でダイオード形
態とされる。ＭＯＳＦＥＴＱ５及びＱ６は、特に制限さ
れないが、いわゆる低しきい値電圧型ＭＯＳＦＥＴとさ
れ、他のＭＯＳＦＥＴＱ１〜Ｑ４に比較して小さなしき
い値電圧を持つべく設計される。
は、ノードｎａ（内部ノード）とノードｎｖすなわち電
源電圧ＶＣＣ（第２の電源電圧）との間に設けられるＮ
チャンネル型（第１導電型）ＭＯＳＦＥＴＱ５（第４の
ＭＯＳＦＥＴ）及びＱ６（第５のＭＯＳＦＥＴ）を含
む。このうち、ＭＯＳＦＥＴＱ５は、ノードｎｖをアノ
ードとしノードｎａをカソードとする形でダイオード形
態とされ、ＭＯＳＦＥＴＱ６は、逆にノードｎａをアノ
ードとしノードｎｖをカソードとする形でダイオード形
態とされる。ＭＯＳＦＥＴＱ５及びＱ６は、特に制限さ
れないが、いわゆる低しきい値電圧型ＭＯＳＦＥＴとさ
れ、他のＭＯＳＦＥＴＱ１〜Ｑ４に比較して小さなしき
い値電圧を持つべく設計される。
【００２２】昇圧回路ＶＢは、さらに、その下側の電極
（一方の電極）がスイッチＳ２の可動接点に結合されそ
の上側の電極（他方の電極）がノードｎａに結合される
ブースト容量Ｃ５（第２のブースト容量）を含む。スイ
ッチＳ２の一方の固定接点は回路の接地電位に結合さ
れ、その他方の固定接点は電池Ｂすなわち電源電圧ＶＣ
Ｃに結合される。スイッチＳ２は、スイッチＳ１に先立
って一方の固定接点から他方の固定接点に切り換えられ
る。また、スイッチＳ２の可動接点における電位は、昇
圧回路ＶＢの制御信号Ｓ２（第２の制御信号）とされ
る。したがって、制御信号Ｓ２は、図４に示されるよう
に、スイッチＳ２が一方の固定接点側に接続されると
き、回路の接地電位のようなロウレベルとされ、他方の
固定接点側に接続されるとき、スイッチＳ１に先立って
有効レベルすなわち電源電圧ＶＣＣのようなハイレベル
とされる。これにより、ブースト容量Ｃ５の下側の電極
には、制御信号Ｓ２の実質的な非反転信号が供給される
結果となる。
（一方の電極）がスイッチＳ２の可動接点に結合されそ
の上側の電極（他方の電極）がノードｎａに結合される
ブースト容量Ｃ５（第２のブースト容量）を含む。スイ
ッチＳ２の一方の固定接点は回路の接地電位に結合さ
れ、その他方の固定接点は電池Ｂすなわち電源電圧ＶＣ
Ｃに結合される。スイッチＳ２は、スイッチＳ１に先立
って一方の固定接点から他方の固定接点に切り換えられ
る。また、スイッチＳ２の可動接点における電位は、昇
圧回路ＶＢの制御信号Ｓ２（第２の制御信号）とされ
る。したがって、制御信号Ｓ２は、図４に示されるよう
に、スイッチＳ２が一方の固定接点側に接続されると
き、回路の接地電位のようなロウレベルとされ、他方の
固定接点側に接続されるとき、スイッチＳ１に先立って
有効レベルすなわち電源電圧ＶＣＣのようなハイレベル
とされる。これにより、ブースト容量Ｃ５の下側の電極
には、制御信号Ｓ２の実質的な非反転信号が供給される
結果となる。
【００２３】制御信号Ｓ１及びＳ２がともにロウレベル
とされるとき、昇圧回路ＶＢでは、ブースト容量Ｃ５が
ＭＯＳＦＥＴＱ５を介してチャージされ、その上側の電
極すなわちノードｎａにおける電圧は、電源電圧ＶＣＣ
よりＭＯＳＦＥＴＱ５のしきい値電圧Ｖｔｈ5 分だけ低
い所定の電圧すなわちＶＣＣ−Ｖｔｈ5 とされる。この
とき、単位昇圧回路ＵＶＢ１〜ＵＶＢｋでは、インバー
タＮ５の出力信号すなわちノードｎｂが電源電圧ＶＣＣ
のようなハイレベルとされ、ブースト容量Ｃ１〜Ｃ４の
下側の電極は回路の接地電位のようなロウレベルとされ
る。このため、ブースト容量Ｃ１〜Ｃ４は、ノードｎａ
から対応するＭＯＳＦＥＴＱ１〜Ｑ４を介してそれぞれ
チャージされ、その上側の電極すなわちノードｎ１〜ｎ
ｋにおける電圧は、ノードｎａの電圧ＶＣＣ−Ｖｔｈ5
よりＭＯＳＦＥＴＱ１〜Ｑ４のしきい値電圧Ｖｔｈ1 〜
Ｖｔｈ4 分だけ低い所定の電圧すなわちＶＣＣ−Ｖｔｈ
5 −Ｖｔｈ1 ないしＶＣＣ−Ｖｔｈ5 −Ｖｔｈ4 とされ
る。
とされるとき、昇圧回路ＶＢでは、ブースト容量Ｃ５が
ＭＯＳＦＥＴＱ５を介してチャージされ、その上側の電
極すなわちノードｎａにおける電圧は、電源電圧ＶＣＣ
よりＭＯＳＦＥＴＱ５のしきい値電圧Ｖｔｈ5 分だけ低
い所定の電圧すなわちＶＣＣ−Ｖｔｈ5 とされる。この
とき、単位昇圧回路ＵＶＢ１〜ＵＶＢｋでは、インバー
タＮ５の出力信号すなわちノードｎｂが電源電圧ＶＣＣ
のようなハイレベルとされ、ブースト容量Ｃ１〜Ｃ４の
下側の電極は回路の接地電位のようなロウレベルとされ
る。このため、ブースト容量Ｃ１〜Ｃ４は、ノードｎａ
から対応するＭＯＳＦＥＴＱ１〜Ｑ４を介してそれぞれ
チャージされ、その上側の電極すなわちノードｎ１〜ｎ
ｋにおける電圧は、ノードｎａの電圧ＶＣＣ−Ｖｔｈ5
よりＭＯＳＦＥＴＱ１〜Ｑ４のしきい値電圧Ｖｔｈ1 〜
Ｖｔｈ4 分だけ低い所定の電圧すなわちＶＣＣ−Ｖｔｈ
5 −Ｖｔｈ1 ないしＶＣＣ−Ｖｔｈ5 −Ｖｔｈ4 とされ
る。
【００２４】なお、この実施例において、ＭＯＳＦＥＴ
Ｑ５は、前述のように、低しきい値電圧型ＭＯＳＦＥＴ
とされ、そのしきい値電圧Ｖｔｈ5 は比較的小さな値と
される。しかるに、ブースト容量Ｃ１〜Ｃ４のチャージ
電圧はできるだけ電源電圧ＶＣＣに近いハイレベルとさ
れ、これによって制御信号Ｓ１及びＳ２間のタイミング
差を縮小できるものとなる。
Ｑ５は、前述のように、低しきい値電圧型ＭＯＳＦＥＴ
とされ、そのしきい値電圧Ｖｔｈ5 は比較的小さな値と
される。しかるに、ブースト容量Ｃ１〜Ｃ４のチャージ
電圧はできるだけ電源電圧ＶＣＣに近いハイレベルとさ
れ、これによって制御信号Ｓ１及びＳ２間のタイミング
差を縮小できるものとなる。
【００２５】一方、まず制御信号Ｓ２がハイレベルとさ
れると、昇圧回路ＶＢでは、ブースト容量Ｃ５がブース
ト状態とされ、その上側の電極すなわちノードｎａは、
電源電圧ＶＣＣ分だけブーストされようとする。ところ
が、ノードｎｖすなわち電源電圧ＶＣＣとノードｎａと
の間にはダイオード形態とされるＭＯＳＦＥＴＱ６が設
けられるため、ノードｎａにおけるブースト後の電圧
は、その電源電圧ＶＣＣよりＭＯＳＦＥＴＱ６のしきい
値電圧Ｖｔｈ6 だけ高い所定の電圧すなわちＶＣＣ＋Ｖ
ｔｈ6 でクランプされる。このとき、ブースト容量Ｃ１
〜Ｃ４の上側の電極すなわちノードｎ１〜ｎｋの電圧
は、ノードｎａの電圧上昇にともなってＶｔｈ5 ＋Ｖｔ
ｈ6 分だけ高くされ、ともにほぼ電源電圧ＶＣＣとな
る。
れると、昇圧回路ＶＢでは、ブースト容量Ｃ５がブース
ト状態とされ、その上側の電極すなわちノードｎａは、
電源電圧ＶＣＣ分だけブーストされようとする。ところ
が、ノードｎｖすなわち電源電圧ＶＣＣとノードｎａと
の間にはダイオード形態とされるＭＯＳＦＥＴＱ６が設
けられるため、ノードｎａにおけるブースト後の電圧
は、その電源電圧ＶＣＣよりＭＯＳＦＥＴＱ６のしきい
値電圧Ｖｔｈ6 だけ高い所定の電圧すなわちＶＣＣ＋Ｖ
ｔｈ6 でクランプされる。このとき、ブースト容量Ｃ１
〜Ｃ４の上側の電極すなわちノードｎ１〜ｎｋの電圧
は、ノードｎａの電圧上昇にともなってＶｔｈ5 ＋Ｖｔ
ｈ6 分だけ高くされ、ともにほぼ電源電圧ＶＣＣとな
る。
【００２６】次に、やや遅れて制御信号Ｓ１がハイレベ
ルに変化されると、インバータＮ５の出力信号すなわち
ノードｎｂが回路の接地電位のようなロウレベルとさ
れ、インバータＮ１〜Ｎ４を構成するＰチャンネルＭＯ
ＳＦＥＴがオン状態とされる。このため、ブースト容量
Ｃ１〜Ｃ４は、これらのＰチャンネルＭＯＳＦＥＴを介
して実質的に直列結合され、ブースト状態となる。この
とき、ブースト容量Ｃ１の上側の電極すなわちノードｎ
１は、その下側の電極すなわちインバータＮ１の出力信
号がハイレベルに変化されることで、電源電圧ＶＣＣ分
だけブーストされてほぼ２ＶＣＣになろうとし、ブース
ト容量Ｃ２の上側の電極すなわちノードｎ２は、その下
側の電極にブースト容量Ｃ１のブースト後の電圧が伝達
されることで、２ＶＣＣ分だけブーストされてほぼ３Ｖ
ＣＣになろうとする。同様に、ブースト容量Ｃ３の上側
の電極すなわちノードｎ３は、その下側の電極にブース
ト容量Ｃ２のブースト後の電圧が伝達されることで、３
ＶＣＣ分だけブーストされてほぼ４ＶＣＣになろうと
し、ブースト容量Ｃ４の上側の電極すなわちノードｎｋ
は、その下側の電極に図示されない単位昇圧回路ＵＶＢ
ｋ−１を構成するブースト容量のブースト後の電圧が伝
達されることで、ｋＶＣＣ分だけブーストされてほぼ
（ｋ＋１）ＶＣＣになろうとする。ブースト容量Ｃ１〜
Ｃ４のブースト後の電圧が、これらのブースト容量と出
力負荷容量Ｃｏとの容量比に応じて低下することは言う
までもない。
ルに変化されると、インバータＮ５の出力信号すなわち
ノードｎｂが回路の接地電位のようなロウレベルとさ
れ、インバータＮ１〜Ｎ４を構成するＰチャンネルＭＯ
ＳＦＥＴがオン状態とされる。このため、ブースト容量
Ｃ１〜Ｃ４は、これらのＰチャンネルＭＯＳＦＥＴを介
して実質的に直列結合され、ブースト状態となる。この
とき、ブースト容量Ｃ１の上側の電極すなわちノードｎ
１は、その下側の電極すなわちインバータＮ１の出力信
号がハイレベルに変化されることで、電源電圧ＶＣＣ分
だけブーストされてほぼ２ＶＣＣになろうとし、ブース
ト容量Ｃ２の上側の電極すなわちノードｎ２は、その下
側の電極にブースト容量Ｃ１のブースト後の電圧が伝達
されることで、２ＶＣＣ分だけブーストされてほぼ３Ｖ
ＣＣになろうとする。同様に、ブースト容量Ｃ３の上側
の電極すなわちノードｎ３は、その下側の電極にブース
ト容量Ｃ２のブースト後の電圧が伝達されることで、３
ＶＣＣ分だけブーストされてほぼ４ＶＣＣになろうと
し、ブースト容量Ｃ４の上側の電極すなわちノードｎｋ
は、その下側の電極に図示されない単位昇圧回路ＵＶＢ
ｋ−１を構成するブースト容量のブースト後の電圧が伝
達されることで、ｋＶＣＣ分だけブーストされてほぼ
（ｋ＋１）ＶＣＣになろうとする。ブースト容量Ｃ１〜
Ｃ４のブースト後の電圧が、これらのブースト容量と出
力負荷容量Ｃｏとの容量比に応じて低下することは言う
までもない。
【００２７】なお、ＭＯＳＦＥＴＱ６は、前述のよう
に、低しきい値電圧ＭＯＳＦＥＴとされ、そのしきい値
電圧Ｖｔｈ6 は比較的小さな値とされる。しかるに、ブ
ースト容量Ｃ１〜Ｃ４がブースト状態とされるとき、Ｍ
ＯＳＦＥＴＱ１〜Ｑ４のオフ状態への遷移は高速裏に行
われ、これによってブースト容量Ｃ１〜Ｃ４のチャージ
電荷のリークを抑制することができるものとなる。
に、低しきい値電圧ＭＯＳＦＥＴとされ、そのしきい値
電圧Ｖｔｈ6 は比較的小さな値とされる。しかるに、ブ
ースト容量Ｃ１〜Ｃ４がブースト状態とされるとき、Ｍ
ＯＳＦＥＴＱ１〜Ｑ４のオフ状態への遷移は高速裏に行
われ、これによってブースト容量Ｃ１〜Ｃ４のチャージ
電荷のリークを抑制することができるものとなる。
【００２８】以上のように、この実施例の昇圧回路ＶＢ
は、ブースト容量Ｃ２とスイッチＳ２ならびにＭＯＳＦ
ＥＴＱ５及びＱ６からなるいわゆるゲートブースト回路
を備える。このゲートブースト回路は、制御信号Ｓ２が
ハイレベルとされ制御信号Ｓ１がロウレベルとされると
き、ＭＯＳＦＥＴＱ１〜Ｑ４のゲート電圧をＶＣＣ＋Ｖ
ｔｈ6 まで高めて、ブースト容量Ｃ１〜Ｃ４のチャージ
電圧をほぼ電源電圧ＶＣＣまで昇圧すべく作用する。こ
のため、ノードｎｋにおけるブースト後の電圧は、前記
図１の実施例と比較してｋ×Ｖｔｈ分だけ拡大され、こ
れによってブースト容量Ｃ１〜Ｃ４の数又はその静電容
量を相応して削減することができる。その結果、昇圧回
路の所要レイアウト面積がさらに削減されるとともに、
その信号伝達遅延時間がさらに縮小されるものとなる。
は、ブースト容量Ｃ２とスイッチＳ２ならびにＭＯＳＦ
ＥＴＱ５及びＱ６からなるいわゆるゲートブースト回路
を備える。このゲートブースト回路は、制御信号Ｓ２が
ハイレベルとされ制御信号Ｓ１がロウレベルとされると
き、ＭＯＳＦＥＴＱ１〜Ｑ４のゲート電圧をＶＣＣ＋Ｖ
ｔｈ6 まで高めて、ブースト容量Ｃ１〜Ｃ４のチャージ
電圧をほぼ電源電圧ＶＣＣまで昇圧すべく作用する。こ
のため、ノードｎｋにおけるブースト後の電圧は、前記
図１の実施例と比較してｋ×Ｖｔｈ分だけ拡大され、こ
れによってブースト容量Ｃ１〜Ｃ４の数又はその静電容
量を相応して削減することができる。その結果、昇圧回
路の所要レイアウト面積がさらに削減されるとともに、
その信号伝達遅延時間がさらに縮小されるものとなる。
【００２９】図５には、図３の実施例をもとに構成され
た昇圧回路を含むデータ出力バッファの一実施例の回路
図が示され、図６には、その一実施例の信号波形図が示
されている。なお、この実施例のデータ出力バッファＤ
ＯＢは、他の同様な複数のデータ出力バッファとともに
ダイナミック型ＲＡＭに含まれる。図５の各回路素子
は、ダイナミック型ＲＡＭの図示されない他の回路素子
とともに、単結晶シリコンのような１個の半導体基板上
に形成される。
た昇圧回路を含むデータ出力バッファの一実施例の回路
図が示され、図６には、その一実施例の信号波形図が示
されている。なお、この実施例のデータ出力バッファＤ
ＯＢは、他の同様な複数のデータ出力バッファとともに
ダイナミック型ＲＡＭに含まれる。図５の各回路素子
は、ダイナミック型ＲＡＭの図示されない他の回路素子
とともに、単結晶シリコンのような１個の半導体基板上
に形成される。
【００３０】図５において、この実施例のデータ出力バ
ッファＤＯＢは、電源電圧ＶＣＣとデータ出力端子Ｄｏ
ｕｔとの間に並列形態に設けられるＮチャンネル型の２
個の出力ＭＯＳＦＥＴＱ１４及びＱ１８と、データ出力
端子Ｄｏｕｔと回路の接地電位との間に並列形態に設け
られるＮチャンネル型の２個の出力ＭＯＳＦＥＴＱ２０
及びＱ２１とを含む。ここで、出力ＭＯＳＦＥＴＱ１８
及びＱ２０は比較的小さなコンダクタンスを持つべく設
計され、出力ＭＯＳＦＥＴＱ１４及びＱ２１は比較的大
きなコンダクタンスを持つべく設計される。また、電源
電圧ＶＣＣは、特に制限されないが、＋３Ｖ前後の比較
的絶対値の小さな正の電源電圧とされ、ダイナミック型
ＲＡＭの所定の外部端子を介して直接供給される。
ッファＤＯＢは、電源電圧ＶＣＣとデータ出力端子Ｄｏ
ｕｔとの間に並列形態に設けられるＮチャンネル型の２
個の出力ＭＯＳＦＥＴＱ１４及びＱ１８と、データ出力
端子Ｄｏｕｔと回路の接地電位との間に並列形態に設け
られるＮチャンネル型の２個の出力ＭＯＳＦＥＴＱ２０
及びＱ２１とを含む。ここで、出力ＭＯＳＦＥＴＱ１８
及びＱ２０は比較的小さなコンダクタンスを持つべく設
計され、出力ＭＯＳＦＥＴＱ１４及びＱ２１は比較的大
きなコンダクタンスを持つべく設計される。また、電源
電圧ＶＣＣは、特に制限されないが、＋３Ｖ前後の比較
的絶対値の小さな正の電源電圧とされ、ダイナミック型
ＲＡＭの所定の外部端子を介して直接供給される。
【００３１】出力ＭＯＳＦＥＴＱ１４及びＱ１８のゲー
ト及びソース間には、そのゲートが回路の接地電位に結
合されたＮチャンネルＭＯＳＦＥＴＱ１５及びＱ１９が
それぞれ設けられる。これらのＭＯＳＦＥＴは、データ
出力端子Ｄｏｕｔに印加された負のサージ電圧を吸収
し、データ出力端子Ｄｏｕｔにおける出力信号のアンダ
ーシュートを抑制する。一方、電源電圧ＶＣＣと出力Ｍ
ＯＳＦＥＴＱ１４のゲートとの間には、ダイオード形態
とされるＮチャンネル型の２個の直列ＭＯＳＦＥＴＱ１
２及びＱ１３が設けられる。これらのＭＯＳＦＥＴは、
いわゆるクランプ回路を構成し、ハイレベル出力時にお
ける出力ＭＯＳＦＥＴＱ１４のゲート電圧をＶＣＣ＋Ｖ
ｔｈ12＋Ｖｔｈ13でクランプする。
ト及びソース間には、そのゲートが回路の接地電位に結
合されたＮチャンネルＭＯＳＦＥＴＱ１５及びＱ１９が
それぞれ設けられる。これらのＭＯＳＦＥＴは、データ
出力端子Ｄｏｕｔに印加された負のサージ電圧を吸収
し、データ出力端子Ｄｏｕｔにおける出力信号のアンダ
ーシュートを抑制する。一方、電源電圧ＶＣＣと出力Ｍ
ＯＳＦＥＴＱ１４のゲートとの間には、ダイオード形態
とされるＮチャンネル型の２個の直列ＭＯＳＦＥＴＱ１
２及びＱ１３が設けられる。これらのＭＯＳＦＥＴは、
いわゆるクランプ回路を構成し、ハイレベル出力時にお
ける出力ＭＯＳＦＥＴＱ１４のゲート電圧をＶＣＣ＋Ｖ
ｔｈ12＋Ｖｔｈ13でクランプする。
【００３２】データ出力バッファＤＯＢは、さらに、そ
の一方の入力端子に出力制御信号ＯＣを共通に受ける２
個のナンド（ＮＡＮＤ）ゲートＮＡ１及びＮＡ２を含
む。このうち、ナンドゲートＮＡ１の他方の入力端子に
は、ダイナミック型ＲＡＭの図示されない前段回路から
非反転出力信号ＤＴが供給され、ナンドゲートＮＡ２の
他方の入力端子には、反転出力信号ＤＢが供給される。
非反転出力信号ＤＴ及び反転出力信号ＤＢは、図６に示
されるように、互いに相補信号とされ、出力制御信号Ｏ
Ｃは、非反転出力信号ＤＴ及び反転出力信号ＤＢの論理
レベルが保証されるタイミングで選択的にハイレベルと
される。
の一方の入力端子に出力制御信号ＯＣを共通に受ける２
個のナンド（ＮＡＮＤ）ゲートＮＡ１及びＮＡ２を含
む。このうち、ナンドゲートＮＡ１の他方の入力端子に
は、ダイナミック型ＲＡＭの図示されない前段回路から
非反転出力信号ＤＴが供給され、ナンドゲートＮＡ２の
他方の入力端子には、反転出力信号ＤＢが供給される。
非反転出力信号ＤＴ及び反転出力信号ＤＢは、図６に示
されるように、互いに相補信号とされ、出力制御信号Ｏ
Ｃは、非反転出力信号ＤＴ及び反転出力信号ＤＢの論理
レベルが保証されるタイミングで選択的にハイレベルと
される。
【００３３】ナンドゲートＮＡ１の出力信号は、インバ
ータＮ６及びＮ１３の入力端子に供給されるとともに、
そのドレインがＮチャンネルＭＯＳＦＥＴＱ１６を介し
て出力ＭＯＳＦＥＴＱ１４のゲートに結合されるＮチャ
ンネル型のプルダウンＭＯＳＦＥＴＱ１７のゲートに供
給される。このＭＯＳＦＥＴＱ１７のソースは回路の接
地電位に結合され、ＭＯＳＦＥＴＱ１６のゲートには電
源電圧ＶＣＣが供給される。インバータＮ１３の出力信
号は、抵抗Ｒ１を介して出力ＭＯＳＦＥＴＱ１８のゲー
トに供給される。
ータＮ６及びＮ１３の入力端子に供給されるとともに、
そのドレインがＮチャンネルＭＯＳＦＥＴＱ１６を介し
て出力ＭＯＳＦＥＴＱ１４のゲートに結合されるＮチャ
ンネル型のプルダウンＭＯＳＦＥＴＱ１７のゲートに供
給される。このＭＯＳＦＥＴＱ１７のソースは回路の接
地電位に結合され、ＭＯＳＦＥＴＱ１６のゲートには電
源電圧ＶＣＣが供給される。インバータＮ１３の出力信
号は、抵抗Ｒ１を介して出力ＭＯＳＦＥＴＱ１８のゲー
トに供給される。
【００３４】インバータＮ６の出力信号は、制御信号Ｓ
Ｔ２（第２の制御信号）として、ブースト容量Ｃ６（第
２のブースト容量）の左側の電極（一方の電極）に供給
されるとともに、遅延回路を構成する２個のインバータ
Ｎ７及びＮ８を経て、制御信号ＳＴ１（第１の制御信
号）となる。ブースト容量Ｃ６の右側の電極（他方の電
極）は、ノードｎａ（内部ノード）とされ、互いに逆向
きにダイオード形態とされる２個のＮチャンネルＭＯＳ
ＦＥＴＱ７（第４のＭＯＳＦＥＴ）及びＱ８（第５のＭ
ＯＳＦＥＴ）を介して電源電圧ＶＣＣに結合される。こ
のノードｎａは、さらに、インバータＮ８の出力端子と
出力ＭＯＳＦＥＴＱ１４のゲートとの間に設けられたＮ
チャンネルＭＯＳＦＥＴＱ１１のゲートに結合されると
ともに、ダイオード形態とされる２個のＮチャンネルＭ
ＯＳＦＥＴＱ９及びＱ１０（第１のＭＯＳＦＥＴ）を介
してブースト容量Ｃ７及びＣ８（第１のブースト容量）
の上側の電極（一方の電極）すなわちノードｎ１及びｎ
２にそれぞれ結合される。なお、ＭＯＳＦＥＴＱ７及び
Ｑ８は、低しきい値電圧型ＭＯＳＦＥＴとされ、そのし
きい値電圧は他のＭＯＳＦＥＴに比較して小さな値とさ
れる。
Ｔ２（第２の制御信号）として、ブースト容量Ｃ６（第
２のブースト容量）の左側の電極（一方の電極）に供給
されるとともに、遅延回路を構成する２個のインバータ
Ｎ７及びＮ８を経て、制御信号ＳＴ１（第１の制御信
号）となる。ブースト容量Ｃ６の右側の電極（他方の電
極）は、ノードｎａ（内部ノード）とされ、互いに逆向
きにダイオード形態とされる２個のＮチャンネルＭＯＳ
ＦＥＴＱ７（第４のＭＯＳＦＥＴ）及びＱ８（第５のＭ
ＯＳＦＥＴ）を介して電源電圧ＶＣＣに結合される。こ
のノードｎａは、さらに、インバータＮ８の出力端子と
出力ＭＯＳＦＥＴＱ１４のゲートとの間に設けられたＮ
チャンネルＭＯＳＦＥＴＱ１１のゲートに結合されると
ともに、ダイオード形態とされる２個のＮチャンネルＭ
ＯＳＦＥＴＱ９及びＱ１０（第１のＭＯＳＦＥＴ）を介
してブースト容量Ｃ７及びＣ８（第１のブースト容量）
の上側の電極（一方の電極）すなわちノードｎ１及びｎ
２にそれぞれ結合される。なお、ＭＯＳＦＥＴＱ７及び
Ｑ８は、低しきい値電圧型ＭＯＳＦＥＴとされ、そのし
きい値電圧は他のＭＯＳＦＥＴに比較して小さな値とさ
れる。
【００３５】ブースト容量Ｃ８の上側の電極すなわちノ
ードｎ１は、さらに実質的なインバータＮ１０を構成す
るＰチャンネルＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）を
介してブースト容量Ｃ７の下側の電極（他方の電極）に
結合され、その下側の電極（他方の電極）は、インバー
タＮ１２（論理ゲート）の出力端子に結合される。一
方、ブースト容量Ｃ７の上側の電極すなわちノードｎ２
は、さらにＰチャンネルＭＯＳＦＥＴＱ５１を介して出
力ＭＯＳＦＥＴＱ１４のゲートに結合され、その下側の
電極は、さらにインバータＮ１１の入力端子に結合され
る。このインバータＮ１１の出力端子は、インバータＮ
１２の入力端子に結合されるとともに、ＭＯＳＦＥＴＱ
５１のゲートに結合される。
ードｎ１は、さらに実質的なインバータＮ１０を構成す
るＰチャンネルＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）を
介してブースト容量Ｃ７の下側の電極（他方の電極）に
結合され、その下側の電極（他方の電極）は、インバー
タＮ１２（論理ゲート）の出力端子に結合される。一
方、ブースト容量Ｃ７の上側の電極すなわちノードｎ２
は、さらにＰチャンネルＭＯＳＦＥＴＱ５１を介して出
力ＭＯＳＦＥＴＱ１４のゲートに結合され、その下側の
電極は、さらにインバータＮ１１の入力端子に結合され
る。このインバータＮ１１の出力端子は、インバータＮ
１２の入力端子に結合されるとともに、ＭＯＳＦＥＴＱ
５１のゲートに結合される。
【００３６】インバータＮ１０の入力端子すなわちこの
インバータを構成するＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴ（第３のＭＯＳＦＥＴ）の共通
結合されたゲートには、上記制御信号ＳＴ１のインバー
タＮ９による反転信号が供給される。これにより、ブー
スト容量Ｃ７及びＣ８の下側の電極には、制御信号ＳＴ
１の実質的な非反転信号が供給される結果となる。イン
バータＮ１２は、ブースト容量Ｃ８及びＭＯＳＦＥＴＱ
９とともに昇圧回路の初段単位昇圧回路を構成し、イン
バータＮ１０は、ブースト容量Ｃ７及びＭＯＳＦＥＴＱ
１０とともに第２段の単位昇圧回路を構成する。
インバータを構成するＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴ（第３のＭＯＳＦＥＴ）の共通
結合されたゲートには、上記制御信号ＳＴ１のインバー
タＮ９による反転信号が供給される。これにより、ブー
スト容量Ｃ７及びＣ８の下側の電極には、制御信号ＳＴ
１の実質的な非反転信号が供給される結果となる。イン
バータＮ１２は、ブースト容量Ｃ８及びＭＯＳＦＥＴＱ
９とともに昇圧回路の初段単位昇圧回路を構成し、イン
バータＮ１０は、ブースト容量Ｃ７及びＭＯＳＦＥＴＱ
１０とともに第２段の単位昇圧回路を構成する。
【００３７】次に、ナンドゲートＮＡ２の出力信号は、
インバータＮ１４及びＮ１５の入力端子に供給されると
ともに、ノア（ＮＯＲ）ゲートＮＯ１の一方の入力端子
に供給される。インバータＮ１４の出力信号は、抵抗Ｒ
２を経た後、内部信号ＳＢ２として出力ＭＯＳＦＥＴＱ
２０のゲートに供給される。また、インバータＮ１５
は、３個のインバータＮ１６〜Ｎ１８とともに遅延回路
を構成し、この遅延回路の出力信号つまりインバータＮ
１８の出力信号は、上記ノアゲートＮＯ１の他方の入力
端子に供給される。ノアゲートＮＯ１の出力信号は、抵
抗Ｒ３を経て内部信号ＳＢ１となり、出力ＭＯＳＦＥＴ
Ｑ２１のゲートに供給される。
インバータＮ１４及びＮ１５の入力端子に供給されると
ともに、ノア（ＮＯＲ）ゲートＮＯ１の一方の入力端子
に供給される。インバータＮ１４の出力信号は、抵抗Ｒ
２を経た後、内部信号ＳＢ２として出力ＭＯＳＦＥＴＱ
２０のゲートに供給される。また、インバータＮ１５
は、３個のインバータＮ１６〜Ｎ１８とともに遅延回路
を構成し、この遅延回路の出力信号つまりインバータＮ
１８の出力信号は、上記ノアゲートＮＯ１の他方の入力
端子に供給される。ノアゲートＮＯ１の出力信号は、抵
抗Ｒ３を経て内部信号ＳＢ１となり、出力ＭＯＳＦＥＴ
Ｑ２１のゲートに供給される。
【００３８】出力制御信号ＯＣがロウレベルとされると
き、ナンドゲートＮＡ１及びＮＡ２の出力信号は、とも
に非反転出力信号ＤＴ及び反転出力信号ＤＢに関係なく
ハイレベルとされ、内部信号ＳＴ２及びＳＴ１ならびに
ＳＢ２及びＳＢ１は、図６に示されるように、ともにロ
ウレベルとされる。このため、出力ＭＯＳＦＥＴＱ１４
及びＱ１８ならびにＱ２０及びＱ２１はオフ状態とな
り、データ出力端子Ｄｏｕｔはハイインピーダンス状態
Ｈｚとされる。このとき、データ出力バッファＤＯＢの
昇圧回路では、ブースト容量Ｃ６がＭＯＳＦＥＴＱ７を
介してチャージされ、これによってノードｎａの電圧が
ＶＣＣ−Ｖｔｈ7 とされる。また、内部信号ＳＴ１のロ
ウレベルを受けてインバータＮ１０及びＮ１２の出力信
号がロウレベルとされることから、ブースト容量Ｃ８及
びＣ７がＭＯＳＦＥＴＱ９及びＱ１０を介して並列にチ
ャージされ、ノードｎ１及びｎ２の電圧がそれぞれＶＣ
Ｃ−Ｖｔｈ7 −Ｖｔｈ9 及びＶＣＣ−Ｖｔｈ7 −Ｖｔｈ
10とされる。
き、ナンドゲートＮＡ１及びＮＡ２の出力信号は、とも
に非反転出力信号ＤＴ及び反転出力信号ＤＢに関係なく
ハイレベルとされ、内部信号ＳＴ２及びＳＴ１ならびに
ＳＢ２及びＳＢ１は、図６に示されるように、ともにロ
ウレベルとされる。このため、出力ＭＯＳＦＥＴＱ１４
及びＱ１８ならびにＱ２０及びＱ２１はオフ状態とな
り、データ出力端子Ｄｏｕｔはハイインピーダンス状態
Ｈｚとされる。このとき、データ出力バッファＤＯＢの
昇圧回路では、ブースト容量Ｃ６がＭＯＳＦＥＴＱ７を
介してチャージされ、これによってノードｎａの電圧が
ＶＣＣ−Ｖｔｈ7 とされる。また、内部信号ＳＴ１のロ
ウレベルを受けてインバータＮ１０及びＮ１２の出力信
号がロウレベルとされることから、ブースト容量Ｃ８及
びＣ７がＭＯＳＦＥＴＱ９及びＱ１０を介して並列にチ
ャージされ、ノードｎ１及びｎ２の電圧がそれぞれＶＣ
Ｃ−Ｖｔｈ7 −Ｖｔｈ9 及びＶＣＣ−Ｖｔｈ7 −Ｖｔｈ
10とされる。
【００３９】ＭＯＳＦＥＴＱ１１は、そのドレイン電圧
すなわち内部信号ＳＴ１がロウレベルとされることで、
出力ＭＯＳＦＥＴＱ１４のゲート容量をディスチャージ
すべく作用する。また、ＭＯＳＦＥＴＱ１６は、ナンド
ゲートＮＡ１の出力信号のハイレベルを受けてオン状態
となり、やはり出力ＭＯＳＦＥＴＱ１４のゲート容量を
ディスチャージする。さらに、ＭＯＳＦＥＴＱ５１は、
インバータＮ１１の出力信号のハイレベルを受けてオフ
状態となり、これによって昇圧回路と出力ＭＯＳＦＥＴ
Ｑ１４との間が切断状態とされる。
すなわち内部信号ＳＴ１がロウレベルとされることで、
出力ＭＯＳＦＥＴＱ１４のゲート容量をディスチャージ
すべく作用する。また、ＭＯＳＦＥＴＱ１６は、ナンド
ゲートＮＡ１の出力信号のハイレベルを受けてオン状態
となり、やはり出力ＭＯＳＦＥＴＱ１４のゲート容量を
ディスチャージする。さらに、ＭＯＳＦＥＴＱ５１は、
インバータＮ１１の出力信号のハイレベルを受けてオフ
状態となり、これによって昇圧回路と出力ＭＯＳＦＥＴ
Ｑ１４との間が切断状態とされる。
【００４０】次に、非反転出力信号ＤＴがロウレベルと
され反転出力信号ＤＢがハイレベルとされる状態で出力
制御信号ＯＣがハイレベルとされると、データ出力バッ
ファＤＯＢでは、ナンドゲートＮＡ２の出力信号がロウ
レベルとされ、ナンドゲートＮＡ１の出力信号はハイレ
ベルのままとされる。しかるに、ナンドゲートＮＡ２の
出力信号のロウレベルを受けてまず内部信号ＳＢ２がハ
イレベルとされ、これによって比較的コンダクタンスの
小さな出力ＭＯＳＦＥＴＱ２０がオン状態とされる。ま
た、インバータＮ１５〜Ｎ１８からなる遅延回路の遅延
時間分だけ遅れて内部信号ＳＢ１がハイレベルとされ、
これによって比較的コンダクタンスの大きな出力ＭＯＳ
ＦＥＴＱ２１がオン状態とされる。その結果、データ出
力端子Ｄｏｕｔは、回路の接地電位のようなロウレベル
とされる。このとき、データ出力端子Ｄｏｕｔに結合さ
れる負荷容量は、まず比較的コンダクタンスの小さな出
力ＭＯＳＦＥＴＱ２０を介してディスチャージされた
後、比較的コンダクタンスの大きな出力ＭＯＳＦＥＴＱ
２１を介してさらにディスチャージされ、これによって
データ出力バッファＤＯＢの急激な電流変化が抑制され
る。なお、この間、昇圧回路のノードｎａならびにｎ１
及びｎ２の電圧は変化しない。
され反転出力信号ＤＢがハイレベルとされる状態で出力
制御信号ＯＣがハイレベルとされると、データ出力バッ
ファＤＯＢでは、ナンドゲートＮＡ２の出力信号がロウ
レベルとされ、ナンドゲートＮＡ１の出力信号はハイレ
ベルのままとされる。しかるに、ナンドゲートＮＡ２の
出力信号のロウレベルを受けてまず内部信号ＳＢ２がハ
イレベルとされ、これによって比較的コンダクタンスの
小さな出力ＭＯＳＦＥＴＱ２０がオン状態とされる。ま
た、インバータＮ１５〜Ｎ１８からなる遅延回路の遅延
時間分だけ遅れて内部信号ＳＢ１がハイレベルとされ、
これによって比較的コンダクタンスの大きな出力ＭＯＳ
ＦＥＴＱ２１がオン状態とされる。その結果、データ出
力端子Ｄｏｕｔは、回路の接地電位のようなロウレベル
とされる。このとき、データ出力端子Ｄｏｕｔに結合さ
れる負荷容量は、まず比較的コンダクタンスの小さな出
力ＭＯＳＦＥＴＱ２０を介してディスチャージされた
後、比較的コンダクタンスの大きな出力ＭＯＳＦＥＴＱ
２１を介してさらにディスチャージされ、これによって
データ出力バッファＤＯＢの急激な電流変化が抑制され
る。なお、この間、昇圧回路のノードｎａならびにｎ１
及びｎ２の電圧は変化しない。
【００４１】一方、非反転出力信号ＤＴがハイレベルと
され反転出力信号ＤＢがロウレベルとされる状態で出力
制御信号ＯＣがハイレベルとされると、データ出力バッ
ファＤＯＢでは、ナンドゲートＮＡ１の出力信号がロウ
レベルとされ、ナンドゲートＮＡ２の出力信号はハイレ
ベルのままとされる。このため、まずＭＯＳＦＥＴＱ１
６がオフ状態となり、出力ＭＯＳＦＥＴＱ１４のプルダ
ウンが解かれるとともに、ナンドゲートＮＡ１の出力信
号のロウレベルを受けて内部信号ＳＴ２がハイレベルと
され、やや遅れて内部信号ＳＴ１がハイレベルとされ
る。また、内部信号ＳＴ２とほぼ同じタイミングでイン
バータＮ１３の出力信号がハイレベルとされ、これによ
って比較的コンダクタンスの小さな出力ＭＯＳＦＥＴＱ
１８がオン状態とされる。さらに、内部信号ＳＴ１のハ
イレベルを受けてインバータＮ９の出力信号がロウレベ
ルとなり、やや遅れてインバータＮ１１の出力信号がロ
ウレベルまたインバータＮ１２の出力信号がハイレベル
とされる。
され反転出力信号ＤＢがロウレベルとされる状態で出力
制御信号ＯＣがハイレベルとされると、データ出力バッ
ファＤＯＢでは、ナンドゲートＮＡ１の出力信号がロウ
レベルとされ、ナンドゲートＮＡ２の出力信号はハイレ
ベルのままとされる。このため、まずＭＯＳＦＥＴＱ１
６がオフ状態となり、出力ＭＯＳＦＥＴＱ１４のプルダ
ウンが解かれるとともに、ナンドゲートＮＡ１の出力信
号のロウレベルを受けて内部信号ＳＴ２がハイレベルと
され、やや遅れて内部信号ＳＴ１がハイレベルとされ
る。また、内部信号ＳＴ２とほぼ同じタイミングでイン
バータＮ１３の出力信号がハイレベルとされ、これによ
って比較的コンダクタンスの小さな出力ＭＯＳＦＥＴＱ
１８がオン状態とされる。さらに、内部信号ＳＴ１のハ
イレベルを受けてインバータＮ９の出力信号がロウレベ
ルとなり、やや遅れてインバータＮ１１の出力信号がロ
ウレベルまたインバータＮ１２の出力信号がハイレベル
とされる。
【００４２】データ出力バッファＤＯＢの昇圧回路で
は、内部信号ＳＴ２のハイレベルを受けてまずノードｎ
ａがブーストされるが、その電圧はＭＯＳＦＥＴＱ８の
クランプによってＶＣＣ＋Ｖｔｈ8 で制限される。ま
た、この内部ノードｎａの昇圧によってノードｎ１及び
ｎ２がブーストされ、その電圧はほぼ電源電圧ＶＣＣと
される。続いて、内部信号ＳＴ１がハイレベルとされる
と、まずＭＯＳＦＥＴＱ１１を介して出力ＭＯＳＦＥＴ
Ｑ１４のゲート容量が電源電圧ＶＣＣのようなハイレベ
ルにプリチャージされ、比較的コンダクタンスの大きな
出力ＭＯＳＦＥＴＱ１４がオン状態に近づけられる。そ
して、インバータＮ９の出力信号のロウレベルを受けて
インバータＮ１０を構成するＰチャンネルＭＯＳＦＥＴ
がオン状態となり、ブースト容量Ｃ８及びＣ７が実質的
に直列結合される。また、インバータＮ１１のロウレベ
ルを受けてＭＯＳＦＥＴＱ５１がオン状態となり、昇圧
回路と出力ＭＯＳＦＥＴＱ１４との間が接続状態とされ
る。
は、内部信号ＳＴ２のハイレベルを受けてまずノードｎ
ａがブーストされるが、その電圧はＭＯＳＦＥＴＱ８の
クランプによってＶＣＣ＋Ｖｔｈ8 で制限される。ま
た、この内部ノードｎａの昇圧によってノードｎ１及び
ｎ２がブーストされ、その電圧はほぼ電源電圧ＶＣＣと
される。続いて、内部信号ＳＴ１がハイレベルとされる
と、まずＭＯＳＦＥＴＱ１１を介して出力ＭＯＳＦＥＴ
Ｑ１４のゲート容量が電源電圧ＶＣＣのようなハイレベ
ルにプリチャージされ、比較的コンダクタンスの大きな
出力ＭＯＳＦＥＴＱ１４がオン状態に近づけられる。そ
して、インバータＮ９の出力信号のロウレベルを受けて
インバータＮ１０を構成するＰチャンネルＭＯＳＦＥＴ
がオン状態となり、ブースト容量Ｃ８及びＣ７が実質的
に直列結合される。また、インバータＮ１１のロウレベ
ルを受けてＭＯＳＦＥＴＱ５１がオン状態となり、昇圧
回路と出力ＭＯＳＦＥＴＱ１４との間が接続状態とされ
る。
【００４３】さらに、インバータＮ１２の出力信号のハ
イレベルを受けてブースト容量Ｃ８がブースト状態とさ
れ、これによってノードｎ１つまり出力ＭＯＳＦＥＴＱ
１４のゲート電圧がほぼ３ＶＣＣまで押し上げられよう
とする。この出力ＭＯＳＦＥＴＱ１４のゲート電圧は、
ブースト容量Ｃ７及びＣ８と出力ＭＯＳＦＥＴＱ１４の
ゲート容量とのチャージシェアによって低下し、最終的
にはＭＯＳＦＥＴＱ１２及びＱ１３によってＶＣＣ＋Ｖ
ｔｈ12＋Ｖｔｈ13でクランプされるが、ゲート電圧の上
昇によって出力ＭＯＳＦＥＴＱ１４は完全なオン状態と
なり、データ出力端子Ｄｏｕｔにおける出力信号のハイ
レベルはほぼ電源電圧ＶＣＣまで押し上げられる。これ
により、この実施例のデータ出力バッファＤＯＢならび
にダイナミック型ＲＡＭは、比較的絶対値の小さな電源
電圧ＶＣＣを動作電源とするにもかかわらず、その出力
仕様を満たしうるものとなる。
イレベルを受けてブースト容量Ｃ８がブースト状態とさ
れ、これによってノードｎ１つまり出力ＭＯＳＦＥＴＱ
１４のゲート電圧がほぼ３ＶＣＣまで押し上げられよう
とする。この出力ＭＯＳＦＥＴＱ１４のゲート電圧は、
ブースト容量Ｃ７及びＣ８と出力ＭＯＳＦＥＴＱ１４の
ゲート容量とのチャージシェアによって低下し、最終的
にはＭＯＳＦＥＴＱ１２及びＱ１３によってＶＣＣ＋Ｖ
ｔｈ12＋Ｖｔｈ13でクランプされるが、ゲート電圧の上
昇によって出力ＭＯＳＦＥＴＱ１４は完全なオン状態と
なり、データ出力端子Ｄｏｕｔにおける出力信号のハイ
レベルはほぼ電源電圧ＶＣＣまで押し上げられる。これ
により、この実施例のデータ出力バッファＤＯＢならび
にダイナミック型ＲＡＭは、比較的絶対値の小さな電源
電圧ＶＣＣを動作電源とするにもかかわらず、その出力
仕様を満たしうるものとなる。
【００４４】以上の複数の実施例に示されるように、こ
の発明をダイナミック型ＲＡＭ等のデータ出力バッファ
に含まれる昇圧回路に適用することで、次のような作用
効果が得られる。すなわち、 （１）昇圧回路を、第１の制御信号がロウレベルとされ
るとき実質的に並列結合されてそれぞれ所定の電位にチ
ャージされ、第１の制御信号がハイレベルとされるとき
実質的に直列結合されてブーストされる複数のブースト
容量を基本に構成することで、ブースト容量のチャージ
動作を高速化できるとともに、比較的小さな静電容量の
ブースト容量をもとに任意の高電圧を高速裏に発生しう
る昇圧回路を実現できるという効果が得られる。 （２）上記（１）項において、第１の制御信号に先立っ
て有効とされる第２の制御信号をもとにブースト容量を
チャージするＭＯＳＦＥＴのゲート電圧を所定の高電圧
に昇圧するためのゲートブースト回路を設けることで、
ブースト容量のチャージ電圧を高め、相応して必要とさ
れるブースト容量の数及び静電容量を削減できるという
効果が得られる。 （３）上記（１）項及び（２）項により、昇圧回路を含
むデータ出力バッファの所要レイアウト面積を削減し、
その信号伝達遅延時間を縮小することができるという効
果が得られる。 （４）上記（１）項〜（３）項により、データ出力バッ
ファの低電圧化を図り、データ出力バッファを含むダイ
ナミック型ＲＡＭ等の低電圧化を推進できるという効果
が得られる。
の発明をダイナミック型ＲＡＭ等のデータ出力バッファ
に含まれる昇圧回路に適用することで、次のような作用
効果が得られる。すなわち、 （１）昇圧回路を、第１の制御信号がロウレベルとされ
るとき実質的に並列結合されてそれぞれ所定の電位にチ
ャージされ、第１の制御信号がハイレベルとされるとき
実質的に直列結合されてブーストされる複数のブースト
容量を基本に構成することで、ブースト容量のチャージ
動作を高速化できるとともに、比較的小さな静電容量の
ブースト容量をもとに任意の高電圧を高速裏に発生しう
る昇圧回路を実現できるという効果が得られる。 （２）上記（１）項において、第１の制御信号に先立っ
て有効とされる第２の制御信号をもとにブースト容量を
チャージするＭＯＳＦＥＴのゲート電圧を所定の高電圧
に昇圧するためのゲートブースト回路を設けることで、
ブースト容量のチャージ電圧を高め、相応して必要とさ
れるブースト容量の数及び静電容量を削減できるという
効果が得られる。 （３）上記（１）項及び（２）項により、昇圧回路を含
むデータ出力バッファの所要レイアウト面積を削減し、
その信号伝達遅延時間を縮小することができるという効
果が得られる。 （４）上記（１）項〜（３）項により、データ出力バッ
ファの低電圧化を図り、データ出力バッファを含むダイ
ナミック型ＲＡＭ等の低電圧化を推進できるという効果
が得られる。
【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ブースト容量Ｃ２〜Ｃ４
は、それぞれ異なる電圧にチャージしてもよい。また、
制御信号Ｓ１及びＳ２の論理レベルは任意であって、例
えば、ノードｎｂにおける電位をもって第１の制御信号
としてもよいし、制御信号Ｓ２の反転信号をもって第２
の制御信号としてもよい。ＭＯＳＦＥＴＱ５及びＱ６
は、特に低しきい値電圧型ＭＯＳＦＥＴであることを必
須条件とはしない。さらに、昇圧回路ＶＢの具体的構成
は、例えばＭＯＳＦＥＴ以外のトランジスタを用いて形
成する等、種々の実施形態を採りうるし、例えば電源電
圧ＶＣＣを負の電源電圧としＭＯＳＦＥＴの導電型を入
れ換えることによって、絶対値の大きな負の高電圧を発
生するための昇圧回路を実現することもできる。図３の
ゲートブースト回路は、ブースト容量Ｃ１〜Ｃ４が１個
のブースト容量により構成される場合でも使用できる。
図５において、データ出力バッファＤＯＢは、比較的コ
ンダクタンスの大きな出力ＭＯＳＦＥＴＱ１４及びＱ２
１のみを備えるものであってもよい。また、出力ＭＯＳ
ＦＥＴＱ１４のゲート電圧のクランプレベルは任意に設
定できるし、その昇圧回路も３個以上のブースト容量を
もとに構成してもよい。ＰチャンネルＭＯＳＦＥＴのラ
ッチアップが心配となる場合、そのゲート電圧の論理レ
ベルを考慮した上でＭＯＳＦＥＴＱ５１をＮチャンネル
ＭＯＳＦＥＴに置き換えることができる。さらに、デー
タ出力バッファＤＯＢの具体的構成や電源電圧の極性及
び絶対値ならびにその出力制御方法等は、種々の実施形
態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ブースト容量Ｃ２〜Ｃ４
は、それぞれ異なる電圧にチャージしてもよい。また、
制御信号Ｓ１及びＳ２の論理レベルは任意であって、例
えば、ノードｎｂにおける電位をもって第１の制御信号
としてもよいし、制御信号Ｓ２の反転信号をもって第２
の制御信号としてもよい。ＭＯＳＦＥＴＱ５及びＱ６
は、特に低しきい値電圧型ＭＯＳＦＥＴであることを必
須条件とはしない。さらに、昇圧回路ＶＢの具体的構成
は、例えばＭＯＳＦＥＴ以外のトランジスタを用いて形
成する等、種々の実施形態を採りうるし、例えば電源電
圧ＶＣＣを負の電源電圧としＭＯＳＦＥＴの導電型を入
れ換えることによって、絶対値の大きな負の高電圧を発
生するための昇圧回路を実現することもできる。図３の
ゲートブースト回路は、ブースト容量Ｃ１〜Ｃ４が１個
のブースト容量により構成される場合でも使用できる。
図５において、データ出力バッファＤＯＢは、比較的コ
ンダクタンスの大きな出力ＭＯＳＦＥＴＱ１４及びＱ２
１のみを備えるものであってもよい。また、出力ＭＯＳ
ＦＥＴＱ１４のゲート電圧のクランプレベルは任意に設
定できるし、その昇圧回路も３個以上のブースト容量を
もとに構成してもよい。ＰチャンネルＭＯＳＦＥＴのラ
ッチアップが心配となる場合、そのゲート電圧の論理レ
ベルを考慮した上でＭＯＳＦＥＴＱ５１をＮチャンネル
ＭＯＳＦＥＴに置き換えることができる。さらに、デー
タ出力バッファＤＯＢの具体的構成や電源電圧の極性及
び絶対値ならびにその出力制御方法等は、種々の実施形
態を採りうる。
【００４６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭのデータ出力バッファに含まれる昇圧
回路に適用した場合について説明したが、それに限定さ
れるものではなく、例えば、昇圧回路として単体で形成
されるものや昇圧回路を含む各種のメモリ集積回路装置
等にも適用できる。この発明は、少なくともブースト容
量を用いた昇圧回路ならびにこのような昇圧回路を含む
半導体装置に広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭのデータ出力バッファに含まれる昇圧
回路に適用した場合について説明したが、それに限定さ
れるものではなく、例えば、昇圧回路として単体で形成
されるものや昇圧回路を含む各種のメモリ集積回路装置
等にも適用できる。この発明は、少なくともブースト容
量を用いた昇圧回路ならびにこのような昇圧回路を含む
半導体装置に広く適用できる。
【００４７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
データ出力バッファに含まれる昇圧回路を、第１の制御
信号がロウレベルとされるとき実質的に並列結合されて
それぞれ所定の電位にチャージされ、第１の制御信号が
ハイレベルとされるとき実質的に直列結合されてブース
トされる複数のブースト容量を基本に構成するととも
に、第１の制御信号に先立って有効とされる第２の制御
信号をもとにこれらのブースト容量をチャージするＭＯ
ＳＦＥＴのゲート電圧を所定の高電圧に昇圧するための
ゲートブースト回路を設けることで、比較的静電容量の
小さな複数のブースト容量をもとに任意の高電圧を高速
裏に発生しうる昇圧回路を構成できる。これにより、昇
圧回路を含むデータ出力バッファの所要レイアウト面積
を削減し、その信号伝達遅延時間を縮小することができ
る。その結果、データ出力バッファの低電圧化を図り、
データ出力バッファを含むダイナミック型ＲＡＭ等の低
電圧化を推進することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
データ出力バッファに含まれる昇圧回路を、第１の制御
信号がロウレベルとされるとき実質的に並列結合されて
それぞれ所定の電位にチャージされ、第１の制御信号が
ハイレベルとされるとき実質的に直列結合されてブース
トされる複数のブースト容量を基本に構成するととも
に、第１の制御信号に先立って有効とされる第２の制御
信号をもとにこれらのブースト容量をチャージするＭＯ
ＳＦＥＴのゲート電圧を所定の高電圧に昇圧するための
ゲートブースト回路を設けることで、比較的静電容量の
小さな複数のブースト容量をもとに任意の高電圧を高速
裏に発生しうる昇圧回路を構成できる。これにより、昇
圧回路を含むデータ出力バッファの所要レイアウト面積
を削減し、その信号伝達遅延時間を縮小することができ
る。その結果、データ出力バッファの低電圧化を図り、
データ出力バッファを含むダイナミック型ＲＡＭ等の低
電圧化を推進することができる。
【図１】この発明が適用された昇圧回路の第１の実施例
を示す回路図である。
を示す回路図である。
【図２】図１の昇圧回路の一実施例を示す信号波形図で
ある。
ある。
【図３】この発明が適用された昇圧回路の第２の実施例
を示す回路図である。
を示す回路図である。
【図４】図３の昇圧回路の一実施例を示す信号波形図で
ある。
ある。
【図５】図３の実施例をもとに構成された昇圧回路を含
むデータ出力バッファの一実施例を示す回路図である。
むデータ出力バッファの一実施例を示す回路図である。
【図６】図５の出力バッファの一実施例を示す信号波形
図である。
図である。
【図７】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭに含まれるデータ出力バッファの一
例を示す回路図である。
イナミック型ＲＡＭに含まれるデータ出力バッファの一
例を示す回路図である。
ＶＢ・・・昇圧回路、ＵＶＢ１〜ＵＶＢｋ・・・単位昇
圧回路。 ＤＯＢ・・・データ出力バッファ。 Ｑ１〜Ｑ２３・・・ＮチャンネルＭＯＳＦＥＴ、Ｑ５１
〜Ｑ５２・・・ＰチャンネルＭＯＳＦＥＴ、Ｃ１〜Ｃ９
・・・ブースト容量、Ｃｏ・・・・出力負荷容量、Ｒ１
〜Ｒ３・・・抵抗、Ｎ１〜Ｎ２１・・・インバータ、Ｎ
Ａ１〜ＮＡ２・・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１
〜ＮＯ２・・・ノア（ＮＯＲ）ゲート、Ｂ・・・電源、
Ｓ１〜Ｓ２・・・スイッチ。
圧回路。 ＤＯＢ・・・データ出力バッファ。 Ｑ１〜Ｑ２３・・・ＮチャンネルＭＯＳＦＥＴ、Ｑ５１
〜Ｑ５２・・・ＰチャンネルＭＯＳＦＥＴ、Ｃ１〜Ｃ９
・・・ブースト容量、Ｃｏ・・・・出力負荷容量、Ｒ１
〜Ｒ３・・・抵抗、Ｎ１〜Ｎ２１・・・インバータ、Ｎ
Ａ１〜ＮＡ２・・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１
〜ＮＯ２・・・ノア（ＮＯＲ）ゲート、Ｂ・・・電源、
Ｓ１〜Ｓ２・・・スイッチ。
Claims (9)
- 【請求項１】 制御信号が第１論理レベルとされるとき
実質的に並列結合されてそれぞれ所定の電圧に並行して
チャージされ、前記制御信号が第２論理レベルとされる
とき実質的に直列結合される複数の第１ブースト容量を
含み、第１電位及びそれよりも高い電位を持つ第２電位
を受けて前記第２電位よりも高い第３電位を発生するた
めの昇圧回路であって、 前記制御信号が前記第２論理レベルとされるとき、直列
結合された前記複数の第１ブースト容量の中の初段の前
記第１ブースト容量の一端には前記第２電位が結合さ
れ、 前記複数の第１ブースト容量のそれぞれは、第１電極と
第２電極とを有し、 前記昇圧回路は、 前記複数の第１ブースト容量のそれぞれに対応して設け
られ、前記第１ブースト容量の第２電極と前記第２電位
の間に結合されたソース・ドレイン経路を持つ第１導電
型の第１ＭＯＳＦＥＴと、 前記複数の第１ブースト容量のうち隣り合うもののそれ
ぞれ間に設けられ、隣り合う一方の第１ブースト容量の
第２電極と隣り合う他方の前記第１ブースト容量の第１
電極との間に結合されたソース・ドレイン経路を持つ第
２導電型の第２ＭＯＳＦＥＴと、 前記複数の第１ブースト容量のうち初段の前記第１ブー
スト容量の第１電極に、前記制御信号が前記第１論理レ
ベルのとき前記第１電位を結合し、前記制御信号が前記
第２論理レベルのとき前記第２電位を結合するための駆
動回路と、 前記複数の第１ブースト容量のうち２段以降の前記第１
ブースト容量に対応して設けられ、前記第１ブースト容
量の第１電極と前記第１電位との間に合されたソース・
ドレイン経路を持つ前記第１導電型の第３ＭＯＳＦＥＴ
と、 第２ブースト容量を有し、 前記第２ブースト容量によって形成される昇圧電圧は前
記第１ＭＯＳＦＥＴのゲートに結合される ことを特徴と
する昇圧回路。 - 【請求項２】 請求項１において、前記制御信号が前記第１論理レベルとされるとき、前記
複数の第１ブースト容 量は、前記第１及び第３ＭＯＳＦ
ＥＴによりそれぞれ所定の電圧にチャージされ、 前記制御信号が前記第２論理レベルとされるとき、前記
複数の第１ブースト容量は、前記第２ＭＯＳＦＥＴによ
り実質的に直列結合される ことを特徴とする昇圧回路。 - 【請求項３】 請求項１または２において、 前記第１導電型はＮチャネル型であるとともに前記第２
導電型はＰチャネル型である ことを特徴とする昇圧回
路。 - 【請求項４】 請求項１から３のいずれかにおいて、 前記昇圧回路は、ダイナミック型ＲＡＭ集積回路装置に
搭載されるものである ことを特徴とする昇圧回路。 - 【請求項５】 第１電極と第２電極を持つ第１ブースト
容量と、 第３電極と第４電極を持つ第２ブースト容量と、 前記第１電極に第１電位と前記第１電位よりも高い電位
である第２電位を印加するための駆動手段と、 前記第２電極と前記第２電位の間を接続するソース・ド
レイン経路を持つ第１導電型の第１ＭＯＳＦＥＴと、 前記第２電極と前記第３電極の間を接続するソース・ド
レイン経路を持つ第２導電型の第２ＭＯＳＦＥＴと、 前記第３電極と前記第１電位の間を接続するソース・ド
レイン経路を持つ第１導電型の第３ＭＯＳＦＥＴと、 前記第４電極と前記第２電位の間を接続するソース・ド
レイン経路を持つ第１導電型の第４ＭＯＳＦＥＴと、 第２昇圧電圧を発生するための第３ブースト容量とを備
える昇圧回路であって、 前記昇圧回路は 、前記駆動手段により前記第１電極に前記第１電位を印加
し、前記第１ ＭＯＳＦＥＴ、第３ＭＯＳＦＥＴ及び第４
ＭＯＳＦＥＴを導通状態として、前記第１及び第２ブー
スト容量をそれぞれ所定の電圧に並行して充電する第１
期間と、 前記駆動手段により前記第１電極に前記第２電位を印加
し、前記第２ＭＯＳＦＥＴを導通状態として、前記第１
及び第２ブースト容量を直列接続して前記第２電位より
も高い電位を発生する第２期間とを有し、 前記第１期間において、前記第３ブースト容量によって
発生された前記第２昇圧電圧は、前記第１及び第４ＭＯ
ＳＦＥＴのゲートに印加される ことを特徴とする昇圧回
路。 - 【請求項６】 請求項５において、 前記昇圧回路は、 第５電極と第６電極を持つ第４ブースト容量と、 前記第４電極と前記第５電極の間を接続するソース・ド
レイン経路を持つ第２導電型の第５ＭＯＳＦＥＴと、 前記第５電極と前記第１電位の間を接続するソース・ド
レイン経路を持つ第１導電型の第６ＭＯＳＦＥＴと、 前記第６電極と前記第２電位の間を接続するソース・ド
レイン経路を持つ第１導電型の第７ＭＯＳＦＥＴとを更
に有し、 前記第１期間において、第６ＭＯＳＦＥＴ及び第７ＭＯ
ＳＦＥＴは導通状態とされ、前記第４ブースト容量は前
記第１及び第２ブースト容量とともに並行して所定の電
圧に充電され、 前記第２期間において、前記第５ＭＯＳＦＥＴが導通状
態とされ、前記第１、第２及び第３ブースト容量を直列
接続して前記第２電位よりも高い電位を発生し、 前記第１期間において、前記第３ブースト容量によって
発生された前記第２昇圧電圧は、前記第７ＭＯＳＦＥＴ
のゲートに印加される ことを特徴とする昇圧回路。 - 【請求項７】 請求項５または６において、 前記駆動手段は、前記第１電位または第２電位を出力す
る論理ゲートである ことを特徴とする昇圧回路。 - 【請求項８】 請求項５から７のいずれかにおいて、 前記第１導電型はＮチャネル型であるとともに前記第２
導電型はＰチャネル型 である ことを特徴とする昇圧回
路。 - 【請求項９】 請求項５から８のいずれかにおいて、 前記昇圧回路は、ダイナミック型ＲＡＭ集積回路装置に
搭載されるものである ことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02177192A JP3190086B2 (ja) | 1992-01-10 | 1992-01-10 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02177192A JP3190086B2 (ja) | 1992-01-10 | 1992-01-10 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189970A JPH05189970A (ja) | 1993-07-30 |
| JP3190086B2 true JP3190086B2 (ja) | 2001-07-16 |
Family
ID=12064342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02177192A Expired - Lifetime JP3190086B2 (ja) | 1992-01-10 | 1992-01-10 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190086B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002501654A (ja) * | 1997-05-30 | 2002-01-15 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| JP3248576B2 (ja) * | 1998-10-05 | 2002-01-21 | 日本電気株式会社 | ブースト回路およびブースト方法 |
| JP2000123575A (ja) | 1998-10-20 | 2000-04-28 | Nec Corp | 内部昇圧回路 |
| JP3713401B2 (ja) * | 1999-03-18 | 2005-11-09 | 株式会社東芝 | チャージポンプ回路 |
| US6512401B2 (en) * | 1999-09-10 | 2003-01-28 | Intel Corporation | Output buffer for high and low voltage bus |
| JP4635504B2 (ja) * | 2004-07-28 | 2011-02-23 | 凸版印刷株式会社 | 昇圧回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194535U (ja) * | 1986-06-02 | 1987-12-10 | ||
| JPH0739790Y2 (ja) * | 1990-04-10 | 1995-09-13 | 正勝 四倉 | 折りたたみコンテナー |
-
1992
- 1992-01-10 JP JP02177192A patent/JP3190086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189970A (ja) | 1993-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5258666A (en) | CMOS clocked logic decoder | |
| US5633600A (en) | Output buffer circuit having a minimized output voltage propagation | |
| US7196547B2 (en) | Level shifter and buffer circuit | |
| US5023472A (en) | Capacitor-driven signal transmission circuit | |
| US6133752A (en) | Semiconductor integrated circuit having tri-state logic gate circuit | |
| EP0661811A2 (en) | Level shifter circuit | |
| JPS60694A (ja) | 半導体メモリ | |
| US5296757A (en) | Low-noise output driver having separate supply lines and sequenced operation for transient and steady-state portions | |
| JPH08111636A (ja) | プッシュプル出力ドライバ回路 | |
| US4689505A (en) | High speed bootstrapped CMOS driver | |
| JPH0572771B2 (ja) | ||
| US5095230A (en) | Data output circuit of semiconductor device | |
| US5355028A (en) | Lower power CMOS buffer amplifier for use in integrated circuit substrate bias generators | |
| US6215329B1 (en) | Output stage for a memory device and for low voltage applications | |
| KR100195975B1 (ko) | 출력버퍼 | |
| JPH052894A (ja) | データ出力回路 | |
| US4983861A (en) | Semiconductor integrated circuit with an input buffer circuit for preventing false operation caused by power noise | |
| US4609836A (en) | CMOS transmission circuit | |
| JP3190086B2 (ja) | 昇圧回路 | |
| EP0846372B1 (en) | Cmos buffer circuit having increased speed | |
| US7098704B2 (en) | Semiconductor integrated circuit device | |
| US5323063A (en) | Buffer circuit | |
| JPH0677804A (ja) | 出力回路 | |
| US4636657A (en) | High speed CMOS clock generator | |
| KR950001128B1 (ko) | 반도체기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 11 |