JP3713401B2 - チャージポンプ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、昇圧電圧を生成するチャージポンプ回路に関する。特にチャージポンプ回路が組み込まれたデバイスの動作停止中、または待機中の低消費電力が要求されるチャージポンプ回路に関する。
【0002】
【従来の技術】
半導体デバイスは、微細加工技術と、電源電圧の低電圧化により、その性能を向上させてきた。その中でメモリ等のデバイスにおいては、メモリセル等に印加する電圧を外部電圧と同等に設定できず、チップ内部に昇圧回路、いわゆるチャージ・ポンプ回路を持つものがある。
【0003】
チャージポンプ回路によりチップ内部で昇圧された電位は、チップ停止時(チップ非活性時:Stand−by(スタンド・バイ状態))においても保たれる。これは、スタンド・バイ状態→アクティブ状態の変化直後においてもアクセス・タイム等、チップ性能を保証するためである。
【0004】
よって、スタンド・バイ状態においても、昇圧電位を保持するため、チャージポンプ回路は常に昇圧レベルを監視し内部電位がトランジスタのリーク等により電位低下を起こすと、チャージポンプ動作を自動的に再開する設定となっている。このため、内部昇圧を行うデバイスではスタンド・バイ時でも消費する電流(スタンド・バイ電流と称する)はゼロとはならない。
【0005】
【発明が解決しようとする課題】
最近、このような内部昇圧を伴うデバイスは、携帯機器の中に組み込まれることが多くなり、スタンド・バイ電流の低減化の要求が厳しい。その理由は、携帯機器は基本的に電池駆動であるため、微小電流でも流すとそのデバイスの待機時間が短くなる等、その機器の性能に直接かかわってくるためである。このため、チャージポンプ回路のスタンド・バイ電流の許容値はより小さくなり、従来のような値を許容されなくなってきた。
【0006】
この発明は上記事情を考慮してなされたものであり、その課題は、チャージポンプ動作の停止時(デバイスのスタンド・バイ時)の電流消費を削減し、かつ復帰時のチャージポンプ出力が最大電流を出すまでの時間が短縮できるチャージポンプ回路を提供することにある。
【0007】
【課題を解決するための手段】
この発明の一視点に係るチャージポンプ回路は、第1の電位を昇圧して第2の電位を生成し、且つ直列に接続された複数の回路部分を含み、前記複数の回路部分のそれぞれは、ドレインとゲートとが接続されたトランジスタと、前記トランジスタに接続ノードを介して接続されたキャパシタとを有し、前記キャパシタは、前記接続ノードに接続された第1の電極と、駆動電位が供給される第2の電極とを有するチャージポンプ回路であって、
前記複数の回路部分のうち奇数番目の回路部分のキャパシタに駆動電位を供給する第1の回路と、前記複数の回路部分のうち偶数番目の回路部分のキャパシタに駆動電位を供給する第2の回路とを有し、チャージポンプ動作時に、前記第1の回路及び前記第2の回路は前記奇数番目の回路部分のキャパシタ及び前記偶数番目の回路部分のキャパシタにハイレベル/ローレベルの互い違いの駆動電位を供給し、チャージポンプ動作停止時に、前記第1の回路及び前記第2の回路は各キャパシタに前記第2の電位に近い方のレベルの駆動電位を供給する駆動電位供給回路を具備する。
【0008】
本発明によれば、チャージポンプ動作停止時、チャージポンプ出力レベルに近い方の同一レベルの状態にキャパシタの駆動電位を揃えておくことにより、各段に接続されたゲート・ドレイン共通接続のトランジスタからの逆流電流による内部昇圧電位のロスを最小限におさえる。しかもチャージポンプ動作初期においては、各段の間にキャパシタ駆動電圧の電圧差は最低限保証される。
【0009】
【発明の実施の形態】
本発明を説明する前提としてまず、一般的なチャージポンプ回路に関し、スタンド・バイ時の電流削減の観点からチャージポンプ動作を検証する。
【0010】
図6は一般的なチャージポンプ回路の構成を示す回路図である。ゲート・ドレインを共通接続(ダイオード接続)したトランジスタQxのドレインにキャパシタCxの一方電極が接続されている。このトランジスタQxとキャパシタCxの回路構成を多数直列に接続し(この例ではxが1 〜4 )、各段のキャパシタCxを“H”レベル(ハイレベル)/“L”レベル(ローレベル)交互に駆動することにより電荷を転送していく。Qinは入力用トランジスタであり、電流通路の一端は外部電源VDDOに接続されている。昇圧出力VDDRは最終段のトランジスタQ4 のソースにて得られる。
【0011】
上記チャージポンプ回路の制御系は次のように構成されている。
NANDゲートNAND1,2それぞれは一方の入力端子にイネーブル信号ENABLEが供給される。NAND1の出力はインバータIV1を介して上記トランジスタQinのゲートに供給される。
【0012】
NAND2の他方の入力端子には図示しない発振器の出力信号OSCが供給される。NAND2の出力は2つに分かれて上記キャパシタCxを交互に駆動する。すなわち、NAND2の出力はインバータIV2,3,4を介してキャパシタC1とC3それぞれの他方電極に供給される。また、NAND2の出力はインバータIV2,5を介してNAND1の他方の入力端子、キャパシタC2,C4の他方電極それぞれに供給される。
【0013】
このチャージポンプ回路はENABLE信号が“H”レベル(ハイレベル)になることによって活性化する。ENABLE信号が“H”レベルになると、NAND2の出力は発振器出力OSC信号(“H”/“L”レベル)を伝達する。また、NAND1の出力はインバータIV1を介してインバータIV5の出力を伝達し、“H”/“L”のタイミング信号がトランジスタQinのゲートに与えられる。電荷転送用のトランジスタQxを隔てて隣り合うノードに接続された各キャパシタCxは、動作時“H”/“L”レベルの互い違いのレベルに駆動され電荷が転送されることにより、最終段のトランジスタQ4に昇圧電位VDDRが得られる。
【0014】
電荷の転送の観点から、ダイオード接続のトランジスタQxのしきい値はできる限り0Vに近いことが望ましい。このためチャージポンプ回路構成するトランジスタ(Qin,Qx)には、基板上にチャネル・イオン注入をしない状態で形成されたトランジスタ(Intrinsic トランジスタ:I−タイプトランジスタ)が使用される。基板上のI−タイプトランジスタではチャネル部の不純物濃度が希薄なためトランジスタのしきい値を略0Vとすることができる。
【0015】
図7(a)は基板上に形成されるダイオード接続のI−タイプトランジスタの各電位点を示す回路図、図7(b)は(a)で示す条件のときのドレイン電圧VDに対するドレイン電流IDの特性曲線図である。ここでは基板電位VBは接地電位とする(VB=0V)。ドレイン電圧VDがソース電圧VS(=ゲート電圧VG)より小さい条件では主にlogスケール(グラフ左側の目盛り)を参照し、ドレイン電圧VDがソース電圧VS(=ゲート電圧VG)より大きい条件では主に通常のスケール(グラフ右側の目盛り)を参照する。
【0016】
図8(a)は基板上に形成されるI−タイプトランジスタの各電位点を示す回路図、図8(b)は(a)で示す条件(VB=0,−1,−2,−3,−4,−5V)のときのゲート電圧VGに対するドレイン電流IDの特性曲線図である。ゲート電圧VGが0V以下の条件では主にlogスケール(グラフ左側の目盛り)を参照し、ゲート電圧VGが0V以上の条件では主に通常のスケール(グラフ右側の目盛り)を参照する。
【0017】
図9(a)は基板上に形成されるI−タイプトランジスタの各電位点を示す回路図、図9(b)は(a)で示す条件のときのゲート電圧VGに対するドレイン電流IDの特性曲線図である。ゲート電圧VGが0V以下の条件では主にlogスケール(グラフ左側の目盛り)を参照し、ゲート電圧VGが0V以上の条件では主に通常のスケール(グラフ右側の目盛り)を参照する。
【0018】
さて、図6のチャージポンプ回路がアクティブ→スタンド・バイ状態となり、チャージポンプ動作が停止した時の、チャージポンプ回路内部の各ノードの状態に注目する。
【0019】
一般にチャージポンプ動作が停止するスタンド・バイ時には、ENABLE信号が“L”レベルとなる。これにより、発振器の出力OSCの供給は強制的にストップさせられるため、各段のキャパシタのノードN1〜N4は“H”レベルと“L”レベルが交互になった状態で停止する。
【0020】
図7(a)におけるダイオード接続のように、各段のダイオード接続トランジスタQxは、バックバイアスがかかった状態でもカット・オフしないことがわかる。特にVDが10Vでは、VS(=VG)が1Vのとき、20μA近い電流が流れる。また、図8(b)及び図9(b)からわかるように、I−タイプトランジスタはそのしきい値が負でもあり、ゲート電圧がマイナスになってもオフせずに微少な電流が流れ続ける。
【0021】
つまり、図6に示すチャージポンプ回路は停止したその瞬間より、各段のトランジスタQxを通じて、電荷の逆流が起こる。この逆流電荷の量は、チャージポンプ駆動電圧(VDDO)と昇圧電圧(VDDR)の差が大きいほど大きくなる。
【0022】
この逆流電荷による昇圧ノードのレベル低下が起こると、チャージポンプ回路は、前述のように、電位を補給するために動作しなければならなくなる。つまり、チャージポンプの逆流電荷の存在は、スタンド・バイ電流の増加要因となり、この逆流電荷量は、外部電位と昇圧電位のレベル差が大きいほど大きくなる。従って、近年の外部電位の低電圧化と、スタンド・バイ電流の低減化は両立困難となる。
【0023】
もし、逆流電流を無視できるほどトランジスタのカット・オフ特性を良くするためには、図9(b)におけるI=10-9[A]でのポイントをVG=0V以上にシフトさせる必要があり、これはトランジスタのしきい値Vthを+0.5V以上にしなければ実現できないことを示している。
【0024】
しかしながら、前述のように、チャネルイオン注入等でトランジスタのVthを上げるとバックバイアス効果が増大し、チャージポンプ動作における電流供給能力を極端に悪化させるため、現状ではI−タイプトランジスタを使わざるを得ない。
【0025】
そこで、本発明におけるチャージポンプ回路は、I−タイプトランジスタを使用して、かつ、スタンド・バイ時の逆流を極力抑えることのできる制御方式を有する構成とした。
【0026】
図1は、本発明の基本的な実施形態に係るチャージポンプ回路及びその制御回路の構成を示すブロック図である。本発明において、チャージポンプ動作の停止時(スタンド・バイ状態時)には、チャージポンプ回路1の各キャパシタノードの駆動電圧が、全て昇圧ノードの電位VDDRに近い方の電圧に固定される、逆流抑制用の同一レベルになることが特徴となっている。すなわち、昇圧ノードの電位VDDRが正の電位であればキャパシタ駆動用の“H”レベルであり、VDDRが負の電位であればキャパシタ駆動用の“L”レベルである。
【0027】
すなわち、通常“H”/“L”レベルを伝達する発振器2の出力OSC信号がENABLE信号によるチャージポンプ動作停止の制御によって無効となる。この時点でチャージポンプ回路は、各キャパシタノードに逆流抑制用の同一レベルを伝達する。
【0028】
もちろんスタンド・バイ時でも時間が経つに連れて昇圧ノードが基準電位より低くなる。その時は検知回路3がENABLE信号を制御し、チャージポンプ動作を再開させる。昇圧ノードが基準電位に達すると検知回路3がENABLE信号を制御し、チャージポンプ動作を停止させる。このときも逆流抑制用の同一レベルが各キャパシタノードに伝達される。
【0029】
なお、検知回路3は、図2のように例えば昇圧ノードの電位VDDRをR1,R2で抵抗分割した所定電位と、BGR(バンドギャップリファレンス)回路からの基準電位とを比較する比較器COMPを含んで構成される。
【0030】
また、検知回路3は、早急に昇圧電位を補給しなければならない実動作に比べて、スタンド・バイ時は緩慢に昇圧電位を補給しても支障はないので、より低消費電力を優先する理由から2系統に回路が分かれているものもある。すなわち検知回路3は、比較的感度の高い性能を有して構成された実動作用のものと、比較的感度の低い性能を有して構成されたスタンド・バイ用のものとの2系統の回路で構成される。
【0031】
本発明によれば、半導体デバイスをスタンド・バイ状態で停止させる時、内部に設けられたチャージポンプ回路の各段のキャパシタ駆動電位を全て昇圧レベルに近い方の、“H”レベル(ハイレベル)、“L”レベル(ローレベル)いずれかのレベルに統一し、キャパシタ接続ノード(N1〜N4)をすべて逆流抑制レベルにしてキャパシタ駆動を停止させる。これにより、次のような利点が得られる。
【0032】
第1に、スタンド・バイ中に各段に接続されたゲート・ドレイン共通接続のトランジスタからの逆流電流による内部昇圧電位のロスを最小限におさえる。第2に、スタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期においては、各段の間にキャパシタ駆動電圧の電圧差は最低限保証されるため、チャージポンプが最大電流を出すまでの時間を短縮できる。これについて以下に具体的な回路を参照して説明する。
【0033】
図3は、本発明の一実施形態に係るチャージポンプ回路の構成を示す回路図である。ゲート・ドレインを共通接続(ダイオード接続)したI−タイプのトランジスタQxのドレインにキャパシタCxの一方電極が接続されている。このトランジスタQxとキャパシタCxの回路構成を多数直列に接続し(この例ではxが1 〜4 )、各段のキャパシタCxを“H”レベル/“L”レベル交互に駆動することにより電荷を転送していく。Qinは入力用トランジスタであり、電流通路の一端は外部電源VDDOに接続されている。昇圧出力VDDRは最終段のトランジスタQ4 のソースにて得られる。
【0034】
上記チャージポンプ回路の制御系は次のように構成されている。
NANDゲートNAND1,2,3それぞれは一方の入力端子にイネーブル信号ENABLEが供給される。NAND1の出力はインバータIV1を介して上記トランジスタQinのゲートに供給される。
【0035】
NAND2の他方の入力端子には図示しない発振器の出力信号OSCが供給される。NAND2の出力はインバータIV11,12を介してキャパシタC1とC3それぞれの他方電極に供給される。
【0036】
NAND3の他方の入力端子にはインバータIV13を介して図示しない発振器の出力信号OSCの反転信号が供給される。NAND3の出力はインバータIV14,15を介してNAND1の他方の入力端子に供給されると共に、キャパシタC2とC4それぞれの他方電極に供給される。
【0037】
このチャージポンプ回路はENABLE信号が“H”レベル(ハイレベル)になることによって活性化する。ENABLE信号が“H”レベルになると、NAND2,3の出力は発振器出力OSC信号(“H”/“L”レベル)を伝達する。また、NAND1の出力はインバータIV1を介してインバータIV15の出力を伝達し、“H”/“L”のタイミング信号がトランジスタQinのゲートに与えられる。電荷転送用のトランジスタQxを隔てて隣り合うノードに接続された各キャパシタCxは、動作時“H”/“L”レベルの互い違いのレベルに駆動され電荷が転送されることにより、最終段のトランジスタQ4に昇圧電位VDDRが得られる。
【0038】
上記構成のチャージポンプ回路の動作が停止するスタンド・バイ時には、ENABLE信号は“L”レベルとなる。発振器の出力OSCの供給は強制的にストップさせられるが、各段のキャパシタの駆動電位はすべて“H”レベルとなり、ノードN1〜N4はすべて“H”レベルとなった状態で停止する。
【0039】
この停止制御では、従来“L”レベルで停止していたノードへの逆流電流による充電電荷をQ=C・Vだけ削減することができる。(C:各段につくキャパシタCxの容量、V:外部電源VDDOレベル)
図4は、本発明におけるチャージポンプ回路(全段“H”停止)の逆流特性のシミュレーション結果を、図6の各段“H”/“L”互い違いの停止方式に比べて示す特性図である。逆流による昇圧レベルの低下は本発明は従来回路に比較して2/3程度にまで減少している。これより、電源電圧の低下と低スタンド・バイ電流の両立をより低い電源電圧まで可能にする。
【0040】
図5(a),(b)は、図1の本発明のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性のシミュレーション結果を示す特性図である。(a)は、再起動時キャパシタノードが“H”/“L”交互安定レベルに復帰するまでの推移、(b)は、(a)により安定した電流供給までの推移を示す。
【0041】
図10(a),(b)は、図6のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性の図4と同様なシミュレーション結果を示す特性図である。各キャパシタノードが昇圧レベルからの逆流により適切なレベルにないため、復帰時“H”/“L”交互に差がついたレベルになるまで時間がかかり、チャージポンプが最大電流を出すまでに時間がかかる問題があった。
【0042】
この実効的なスタンド・バイ→アクティブまでのチャージポンプ動作時間を短縮できないと、アクティブになった直後は、チップ内部での昇圧電流の消費をチャージポンプが補給できず、アクセス・タイム等のチップ能力を保証できなくなる。
【0043】
本発明に係る図5の特性図を参照すると、動作開始直後は、全て“H”となっていた各ノード(図3のN1〜N4)が“H”/“L”交互のレベルにもどり、各段にキャパシタ駆動電圧(VDDO)の電位差が確保される。この状態よりチャージポンプは動作を続けるので、チャージポンプが最大電流を出し始めるまでの時間(矢印の期間A)が図10の構成における同期間(矢印の期間B)と比べて略1/2に短縮できる。
【0044】
これにより、アクティブ直後におけるチップ内部の昇圧電位の消費を、本発明のチャージポンプ回路が短時間で補給することが可能となり、アクセス・タイム等のチップ能力を保証可能となる。
【0045】
このように上記実施形態によれば、半導体装置をスタンド・バイ状態で停止させる時、各段のキャパシタ駆動電位を全て“H”レベルにし、各キャパシタ接続ノードを全て“H”状態で停止させる。これにより、(1)スタンド・バイ中に各段に接続されたゲート・ドレイン共通接続のトランジスタからの逆流電流による内部昇圧電位のロスを最小限におさえる効果がある。さらに、(2)スタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期においては、各段の間にキャパシタ駆動電圧(VDDO)の電圧差は最低限保証されるため、チャージポンプが最大電流を出すまでの時間を短縮できる効果がある。
【0046】
なお、本発明はチャージポンプ動作停止時に各キャパシタ全ノードを逆流抑制用の同一レベルにするための様々な回路構成が考えられ、上記図2の回路構成に限らない。また、負の昇圧電位をチャージポンプ出力するものについては、チャージポンプ動作停止時に各キャパシタ全ノードを逆流抑制用の同一レベル“L”レベル(キャパシタ駆動用の“L”レベル)にすればよい。
【0047】
【発明の効果】
以上説明したようにこの発明によれば、チャージポンプ動作停止時、格段のキャパシタノードを全てチャージポンプ出力に対する逆流抑制用のレベルにするという比較的簡単な制御構成で、電荷転送効率のよいI−タイプトランジスタを用いつつ、チャージポンプ動作の停止時(デバイスのスタンド・バイ時)の電流消費を削減し、かつ復帰時のチャージポンプ出力が最大電流を出すまでの時間が短縮でき、デバイスの低電圧化にも対応可能なチャージポンプ回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の基本的な実施形態に係るチャージポンプ回路及びその制御回路の構成を示すブロック図。
【図2】図1中の一部の回路図。
【図3】本発明の一実施形態に係るチャージポンプ回路の構成を示す回路図。
【図4】本発明におけるチャージポンプ回路の逆流特性のシミュレーション結果を従来の構成に比べて示す特性図。
【図5】(a),(b)は、図1のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性のシミュレーション結果を示す特性図。
【図6】一般的なチャージポンプ回路の構成を示す回路図。
【図7】(a)は基板上に形成されるダイオード接続のI−タイプトランジスタの各電位点を示す回路図、(b)は(a)で示す条件のときのドレイン電圧VDに対するドレイン電流IDの特性曲線図。
【図8】(a)は基板上に形成されるI−タイプトランジスタの各電位点を示す回路図、(b)は(a)で示す条件のときのゲート電圧VGに対するドレイン電流IDの特性曲線図。
【図9】(a)は基板上に形成されるI−タイプトランジスタの各電位点を示す回路図、(b)は(a)で示す条件のときのゲート電圧VGに対するドレイン電流IDの特性曲線図。
【図10】(a),(b)は、図6のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性のシミュレーション結果を示す特性図。
【符号の説明】
1…チャージポンプ回路
2…発振器
3…検知回路
Qin,Qx(xは1 〜4 )…I−タイプトランジスタ(Intrinsic トランジスタ)
Cx…キャパシタ
NAND1〜3…NANDゲート
IV1,IV11〜15…インバータ
Claims (5)
- 第1の電位を昇圧して第2の電位を生成し、且つ直列に接続された複数の回路部分を含み、前記複数の回路部分のそれぞれは、ドレインとゲートとが接続されたトランジスタと、前記トランジスタに接続ノードを介して接続されたキャパシタとを有し、前記キャパシタは、前記接続ノードに接続された第1の電極と、駆動電位が供給される第2の電極とを有するチャージポンプ回路であって、
前記複数の回路部分のうち奇数番目の回路部分のキャパシタに駆動電位を供給する第1の回路と、前記複数の回路部分のうち偶数番目の回路部分のキャパシタに駆動電位を供給する第2の回路とを有し、チャージポンプ動作時に、前記第1の回路及び前記第2の回路は前記奇数番目の回路部分のキャパシタ及び前記偶数番目の回路部分のキャパシタにハイレベル/ローレベルの互い違いの駆動電位を供給し、チャージポンプ動作停止時に、前記第1の回路及び前記第2の回路は各キャパシタに前記第2の電位に近い方のレベルの駆動電位を供給する駆動電位供給回路を具備することを特徴とするチャージポンプ回路。 - 前記第2の電圧は、正であり、
前記各回路部分に含まれる接続ノードは、前記チャージポンプ動作停止時に、ハイレベルの電位に設定されることを特徴とする請求項1記載のチャージポンプ回路。 - 前記第1の回路は、第の1NAND回路と、この第1のNAND回路の出力が入力される第1のインバータ回路と、この第1のインバータ回路の出力が入力される第2のインバータ回路とを有し、
前記第2の回路は、第2のNAND回路と、この第2のNAND回路の出力が入力される第3のインバータ回路と、この第3のインバータ回路の出力が入力される第4のインバータ回路とを有し、
前記第1のNAND回路の一方の入力には発振器からのクロック信号が入力されると共に他方の入力には前記チャージポンプ動作時にハイレベルとなり前記チャージポンプ動作停止時にローレベルとなるイネーブル信号が入力され、
前記第2のNAND回路の一方の入力には前記クロック信号の反転信号が入力されると共に他方の入力には前記イネーブル信号が入力され、
前記第2のインバータ回路及び前記第4のインバータ回路は、チャージポンプ動作停止時に、ハイレベルの駆動電位を前記各キャパシタに供給することを特徴とする請求項2記載のチャージポンプ回路。 - 前記イネーブル信号は、前記第2の電圧が基準電圧より小さい場合にハイレベルとなり、前記第2の電圧が前記基準電圧より大きい場合にローレベルとなることを特徴とする請求項3記載のチャージポンプ回路。
- 前記トランジスタは、I( Intrinsic )−タイプトランジスタであることを特徴とする請求項1乃至4のいずれかに記載のチャージポンプ回路。
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