KR20010029599A

KR20010029599A - 차지펌프 회로

Info

Publication number: KR20010029599A
Application number: KR1020000013555A
Authority: KR
Inventors: 구리야마마사오
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1999-03-18
Filing date: 2000-03-17
Publication date: 2001-04-06
Also published as: JP3713401B2; TW451490B; JP2000270541A; KR100383205B1; US6373325B1

Abstract

차지펌프 회로의 동작 정지시의 전류 소비를 삭감하고, 또한 복귀시의 최대전류를 출력하기까지의 시간을 단축할 수 있는 차지펌프 회로를 제공한다. 차지펌프 동작의 정지시에는, 차지펌프 회로의 각 캐패시터 노드의 구동 전압이, 전부 승압 노드의 전위에 가까운 전위로 고정된다. ENABLE 신호에 의한 차지펌프 동작 정지의 제어에 의해, 통상 하이 레벨/로우 레벨을 전달하는 발진기의 출력 신호가 무효가 되고, 이 시점에서 차지펌프 회로는, 각 캐패시터 노드에 역류 억제용의 동일 레벨을 전달한다. 즉, 승압 노드의 전위가 플러스의 전위이면 캐패시터 구동용의 하이 레벨을 전달하고, 승압 노드의 전위가 마이너스의 전위이면 캐패시터 구동용의 로우 레벨을 전달한다. 본 발명의 차지펌프 회로는, 특히 불휘발성 반도체 기억 장치의 판독, 기록, 소거 동작에 이용하는 전원 회로로서 바람직하다.

Description

차지펌프 회로{CHARGE-PUMPING CIRCUIT}

본 발명은, 승압 전압(boosted voltage)을 생성하는 차지펌프 회로(charge pumping circuit)에 관한 것이다. 특히 차지펌프 회로가 조립된 디바이스의 동작 정지 중, 또는 대기(stand-by) 중의 저소비 전력(low power consumption)이 요구되는 차지펌프 회로에 관한 것이다.

반도체 디바이스는, 미세 가공 기술(microfabrication technology)과, 전원 전압의 저전압화에 의해, 그 성능을 향상시켜 왔다. 그 중에서 메모리 등의 디바이스에 있어서는, 메모리 셀 등에 인가(apply)하는 전압을 외부 전압(external voltage)과 동등하게 설정할 수 없고, 칩 내부에 승압 회로(voltage boosting circuit), 소위 차지·펌프 회로를 갖는 것이 있다.

차지펌프 회로에 의해, 칩 내부에서 승압된 전위(electric potential)는, 칩 정지시(칩 비활성(inactive) 시 : 스탠바이 상태)에 있어서도 유지된다. 이것은, 스탠바이 상태로부터 액티브 상태로 변화한 직후에도, 액세스·타임(access time) 등의 칩 성능을 보증(assure)하기 때문이다.

이와 같이, 스탠바이 상태에 있어서도, 승압 전위(boosted potential)를 유지(hold)하기 위해, 차지펌프 회로는 항상 승압 레벨을 감시하고, 내부 전위(inner potential)가 트랜지스터의 누설(leakage) 등에 의해 전위 저하를 일으키면, 차지펌프 동작을 자동적으로 재어하는 설정으로 되어 있다. 이 때문에, 내부 승압을 행하는 디바이스에서는, 스탠바이시에도 소비하는 전류(consumed current)(스탠바이 전류라고 칭함)는 제로는 되지 않는다.

최근, 이러한 내부 승압(inner voltage boosting)을 따르는 디바이스는, 휴대 기기 속에 조립되는 경우가 많아지고, 스탠바이 전류의 저감화의 요구가 엄격해지고 있다. 그 이유는, 휴대 기기는 기본적으로 전지 구동이기 때문에, 비록 미소한 전류가 흐르더라도, 디바이스의 대기 시간이 짧아지는 등, 그 기기의 성능(performance)에 직접 관계되기 때문이다.

이 때문에, 차지펌프 회로의 스탠바이 전류의 허용치는 보다 작아지고, 종래와 같은 스탠바이 전류치는 허용되지 않게 된다. 이어서, 스탠바이 전류의 삭감의 관점으로부터, 종래의 차지펌프 회로의 동작을 구체적으로 설명한다.

도 1은, 일반적으로 이용되는 종래의 차지펌프 회로의 구성을 도시한 도면이다. 도 1에 도시된 종래의 차지펌프 회로의 본체부는, 게이트·드레인을 공통 접속(gate-drain common connection)(다이오드 접속(diode connection))한 트랜지스터 Qi(i는 natural number)의 드레인에, 캐패시터 Ci의 한쪽 전극이 접속된 회로로 구성된다.

이들 트랜지스터 Qi와 캐패시터 Ci로 이루어지는 회로 구성을 다수 직렬로 접속하고(이 예에서는 i가 1 내지 4), 각 단(each stage)의 캐패시터 Ci를, "H" 레벨(하이 레벨)/"L" 레벨(로우 레벨)과 교대로 구동함으로써 전하가 전송(transfer)된다.

Qin은 입력용 트랜지스터이고, Qi, Ci로 이루어지는 전류 통로(currentpath)의 출력단은 외부 전원(external source voltage) VDDO에 접속된다. 승압 출력(boosted output voltage) VDDR은 최종단의 트랜지스터 Q4의 소스로부터 출력된다.

도 1에 도시된 종래의 차지펌프 회로의 제어계는 다음과 같이 구성된다.

NAND 게이트 NAND1 및 NAND2에는, 각각 한쪽의 입력 단자에 인에이블 신호(enable signal) ENABLE가 공급된다. NAND1의 출력은, 인버터(inverter) IV1을 통해, 트랜지스터 Qin의 게이트로 공급된다.

NAND2의 다른 입력단에는 도시하지 않은 발진기(oscillator)의 출력 신호 OSC가 공급된다. NAND2의 출력은 2개의 path로 분리되어 캐패시터 Ci를 교대로 구동한다. 즉 NAND2의 출력은, 인버터 IV2, IV3, IV4를 통해, 각각 캐패시터 C1과 C3의 한쪽 전극으로 공급되고, 또한 NAND2의 출력은, 인버터 IV2, IV5를 통해, NAND1의 다른 전극과 캐패시터 C2, C4의 한쪽 전극에, 각각 공급된다.

이 차지펌프 회로는, ENABLE 신호가 "H" 레벨이 됨에 따라 활성화(activate)된다. ENABLE 신호가 "H" 레벨이 되면, NAND2의 출력은, 발진기의 출력 신호 OSC("H"/"L" 레벨)를 전달(transfer)한다. 또한, NAND1의 출력은, 인버터 IV1을 통해 인버터 IV5의 출력을 전달하고, "H"/"L" 레벨의 타이밍 신호가 트랜지스터 Qin의 게이트에 부여된다.

전하 전송용의 트랜지스터 Qi를 사이에 두고 인접하는 노드(nodes)에 접속된 각 캐패시터 Ci는, 동작시 "H"/"L"레벨이 교대로 구동되고, 전하가 전송됨으로써 최종단의 트랜지스터 Q4에 승압 전위 VDDR을 얻을 수 있다.

전하 전송의 관점으로부터, 다이오드 접속의 트랜지스터 Qi의 임계치(threshold voltage)는, 가능한 한 0V에 가까운 것이 바람직하다. 이 때문에 차지펌프 회로를 구성하는 트랜지스터(Qin, Qi)에는, 기판 상에 채널·이온 주입을 하지 않은 상태에서 작성한 트랜지스터(intrinsic transistor : I-type transistor)가 사용된다. 기판 상의 I-타입 트랜지스터는, 채널부의 불순물 농도(impurity concentration)가 희박(low)하기 때문에, 트랜지스터의 임계치를 대략 0V로 할 수 있다.

도 2A는, 기판 상에 형성되는 다이오드 접속의 I-타입 트랜지스터의 각 전위점(each potential nodes)을 나타내는 회로도이다. 도 2B는, 도 2A의 조건에서의 I-타입 트랜지스터의, 드레인 전압 VD에 대한 드레인 전류 ID의 특성 곡선(characteristic curves)을 나타낸 도면이다.

여기서는, 기판 전위 VB는 접지 전위(VB=0V)로 한다. 드레인 전압 VD가 소스 전압 VS(게이트 전압 VG과 같음)보다 작은 조건에서는, 주로 log 스케일(그래프 좌측의 스케일)을 참조하고, 드레인 전압 VD가 소스 전압 VS(게이트 전압 VG와 같음)보다 큰 조건에서는 주로 선형 스케일(그래프 우측의 스케일)을 참조한다.

도 3A는, 기판 상에 형성되는 I-타입 트랜지스터의 각 전위점을 나타내는 회로도이다. 도 3B는 도 3A에 도시된 조건에서의, I-타입 트랜지스터의 게이트 전압 VC에 대한 드레인 전류 ID의 특성 곡선을 나타낸 도면이다. 도면의 화살표로 나타낸 바와 같이, 상측의 곡선군은 그래프 좌측의 log 스케일을 참조하고, 하측의 곡선군은 그래프 우측의 선형 스케일을 참조한다.

도 4A는, 기판 상에 형성되는 I-타입 트랜지스터의 각 전위점을 나타내는 회로도이다. 도 4B는, 도 4A에서 나타내는 조건에서의 게이트 전압 VG에 대한 드레인 전류 ID의 특성 곡선을 나타낸 도면이다. 도면의 화살표로 나타낸 바와 같이, 상측의 곡선군은 그래프 좌측의 log 스케일을 참조하고, 하측의 곡선군은 그래프 우측의 선형 스케일을 참조한다.

도 1에 도시된 차지펌프 회로가 액티브 상태로부터 스탠 바이 상태가 되고, 차지펌프 동작이 정지했을 때의 차지펌프 회로 내부의 각 노드의 상태에 주목한다.

일반적으로, 차지펌프 동작이 정지하는 스탠바이 상태에서는, ENABLE 신호가 "L"레벨이 되고, 발진기의 출력 신호 OSC의 공급은 강제적으로 정지된다. 즉, 각 단의 캐패시터의 노드 N1 내지 N4는, 교대로 "H" 레벨 및 "L"레벨이 된 상태에서 정지한다.

도 2A, 2B에 도시된 바와 같이, 각 단의 다이오드 접속 트랜지스터 Qi는, 백바이어스(backward bias)가 인가(apply)되어도, 컷트·오프(cut-off) 상태가 되지 않는다. 특히 VD가 10V에서는, VS(VG)가 1V일 때 20㎂ 가까운 전류가 흐른다.

또한, 도 3B 및 도 4B에 도시된 바와 같이, I-타입 트랜지스터는 그 임계치가 마이너스이고, 게이트 전압이 마이너스가 되어도 오프하지 않고 미소한 전류가 계속 흐른다. 즉, 도 1에 도시된 차지펌프 회로는, 정지한 순간으로부터 각 단의 트랜지스터 Qi를 통해 전하의 역류(reverse charge flow)가 발생한다. 이 역류 전하의 량은, 차지펌프의 구동 전압(VDDO)과 승압 전압(VDDR)의 차가 클수록 커진다.

이 역류 전하에 의한 승압 노드(voltage boosted node)의 레벨 저하가 생기면, 상술한 바와 같이, 차지펌프 회로는 전위를 보급하기 위해 동작해야한다.

즉, 차지펌프 회로에 있어서의 역류 전하의 존재는, 스탠 바이 전류의 증가요인이 되고, 이 역류 전하량은, 외부 전위와 승압 전위의 레벨차가 클수록 커진다. 따라서, 최근의 외부 전위의 저 전압화와, 스탠바이 전류의 저감화의 요구를 양립시키는 것은 매우 곤란해진다.

만약 역류 전하를 무시할 수 있을 정도로, 트랜지스터의 컷트·오프 특성을 개선하려고 하면, 도 4B에서, ID=10^-9A에 대응하는 게이트 전압 VG의 값을, VG=0V 이상으로 시프트시킬 필요가 있고, 이것은 트랜지스터의 임계치 전압 Vth를 +0.5V 이상으로 하지 않으면 실현할 수 없는 것을 나타내고 있다.

그러나, 상술된 바와 같이, 채널 이온 주입 등으로 트랜지스터의 임계치 전압 Vth를 높이면, 백바이어스 효과(back bias effect)가 증대하고, 차지펌프 동작에 있어서의 전류 공급 능력(current supplying capability)을 극단적으로 악화시키기 때문에, 현상에서는 I-타입 트랜지스터를 이용해야한다는 문제가 있었다.

이어서, 도 1에 도시된 종래의 차지펌프 회로가, 스탠 바이 상태로부터 액티브 상태로 이행할 때의 문제점에 대해, 도 5A, 5B에 도시된 차지펌프 동작의 초기 특성의 시뮬레이션 결과를 이용하여 설명한다.

도 5A는, 재기동시에, 캐패시터 노드가 "H"/"L" 교대의 안정 레벨로 복귀하기까지의 추이를 나타내는 특성도이다. 도 5B는, 재기동시에, 안정된 전류 공급에 복귀하기까지의 추이를 나타내는 특성도이다.

도 5A, 5B의 시간축으로 기간 A로서 화살표로 나타낸 바와 같이, 각 캐패시터 노드가 승압 레벨로부터의 역류에 의해 적절한 레벨에 없기 때문에, 복귀시 "H" /"L" 레벨이 교대로 될 때까지 시간이 걸리고, 차지펌프가 최대 전류를 출력하기 까지 시간을 필요로 한다는 문제가 있었다.

이 실효적인 스탠 바이 상태로부터 액티브 상태까지 이행하는 차지펌프 동작의 기간 A를 단축할 수 없으면, 액티브하게 된 직후에는, 칩 내부에서의 승압 전류의 소비를 차지펌프 동작으로 보급할 수 없고, 따라서 액세스 타임(access time) 등의 칩 성능(chip performance)을 보증할 수 없다.

상기된 바와 같이, 종래의 차지펌프 회로는, 정지된 순간으로부터 각 단의 트랜지스터 Qi를 통해 용량 Ci로 전송되는 전하의 역류가 발생하고, 이 역류는, 각단의 트랜지스터 Qi로서, I-타입 트랜지스터를 이용하는 한 저감할 수 없다는 문제가 있었다.

또한, 종래의 차지펌프 회로는, 스탠 바이시에 전하의 역류에 의한 승압 노드의 레벨 저하가 생기면, 전위를 보급하기 위해 동작해야 하므로, 전류 소비가 증가한다는 문제가 있었다.

또한 재기동시에, 차지펌프 회로의 각 캐패시터의 노드가 승압 레벨로부터의 역류에 의해 적절한 레벨에 없기 때문에, 안정된 전류 공급으로 복귀하기까지 시간을 필요로 한다는 문제가 있었다.

본 발명은, 상기된 사정을 고려하여 이루어진 것으로, 그 과제는, I-타입 트랜지스터를 사용하고, 또한 스탠바이시의 역류를 억제할 수 있는 제어 방식(control system)을 구비한 차지펌프 회로를 제공하는 것에 있다.

즉, 차지펌프 동작의 정지시(디바이스의 스탠 바이시)에 있어서의 전류 소비를 삭감하고, 또한 복귀시에서의 차지펌프 동작의 출력 전류가 최대치가 되기까지의 시간을 단축할 수 있는 제어 방식을 구비한 차지펌프 회로를 제공하는 것을 목적으로 한다.

구체적으로는 본 발명의 차지펌프 회로는, 드레인 및 게이트가 상호 접속된 트랜지스터와, 이 트랜지스터의 드레인에 한쪽 전극이 접속된 접속 노드를 갖는 캐패시터로 이루어지는 부분이 복수단 직렬로 접속되고, 동작시에는 상기 각 캐패시터의 상호 인접하는 접속 노드에 부여되는 구동 전위가 교대로 하이 레벨과 로우 레벨이 되는 회로를 포함하는 차지펌프 회로에 있어서, 상기 차지펌프 회로의 동작 정지시에는 상기 각 캐패시터의 접속 노드의 구동 전위가 모두 차지펌프 회로의 출력 레벨에 가까운 동일 레벨로 고정되는 것을 특징으로 한다.

또한, 상기 차지펌프 회로는, 외부로부터의 전원 전압을 입력 전압으로 하고, 불휘발성 반도체 장치의 내부 제어 신호에 기초하여, 상기 불휘발성 반도체 기억 장치의 메모리 셀어레이에 있어서의 기억 데이터의 기록(write), 판독(read), 소거(erase) 중 적어도 어느 1개에 이용하는 전원 회로에 있어서 승압 전압(boosted voltage)을 출력하는 것으로,

상기 승압 전압은, 적어도 상기 메모리 셀 어레이의 로우 디코더, 칼럼 디코더, 및 소스/웰 디코더 중 어느 하나에 입력되는 것을 특징으로 한다.

본 발명에 따르면, 차지펌프 동작 정지시에, 캐패시터의 구동 전위를, 차지펌프 출력 레벨에 가까운 동일 레벨의 상태로 나열함에 따라, 각 단에 접속된 게이트·드레인 공통 접속(gate-drain common connection)의 트랜지스터로부터의 역전류(reverse current)에 의한, 내부 승압 전위의 손실을 최소한으로 억제할 수 있다. 또한, 차지펌프 동작의 초기에서, 각 단(each stage) 사이의 캐패시터 구동 전압(capacitor driving, voltage)의 전압차를 최저한 보증(assure)하는 것이 가능해진다.

도 1은, 종래의 차지펌프 회로의 구성을 도시하는 회로도.

도 2A는, 기판 상에 형성되는 다이오드 접속(diode connection)의 I-타입 트랜지스터(I-type transistor)의 각 전위점(each potential node)을 나타내는 회로도.

도 2B는, 도 2A에 도시된 조건에 있어서의 드레인 전압 VD에 대한 드레인 전류 ID의 특성 곡선(characteristic curves)을 도시한 도면.

도 3A는, 기판 상에 형성되는 I-타입 트랜지스터의 각 전위점을 나타내는 회로도.

도 3B는, 도 3A에 나타낸 조건에 있어서의 게이트 전압 VG에 대한 드레인 전류 ID의 특성 곡선을 나타낸 도면.

도 4A는, 기판 상에 형성되는 I-타입 트랜지스터의 각 전위점을 나타내는 회로도.

도 4B는, 도 4A에서 나타낸 조건에 있어서의 게이트 전압 VG에 대한 드레인 전류 ID의 특성 곡선을 나타낸 도면.

도 5A는, 종래의 차지펌프 회로의 스탠바이 상태로부터 액티브 상태로의 이행시에, 차지펌프 동작의 초기 전압 특성(initial voltage characteristics)의 시뮬레이션 결과를 나타낸 도면.

도 5B는, 종래의 차지펌프 회로의 스탠바이 상태로부터 액티브 상태로의 이행시에 있어서의, 차지펌프 동작의 초기 전류 특성(initial current characteristics)의 시뮬레이션 결과를 나타낸 도면.

도 6은, 본 발명의 제1 실시예에 따른 차지펌프 회로의 블록 구성을 나타내는 도면.

도 7은, 본 발명의 제1 실시예에 따른 차지펌프 회로의 검지 회로의 구성을 도시한 도면.

도 8은, 본 발명의 제1 실시예에 따른 차지펌프 회로의 회로 구성을 나타내는 도면.

도 9는, 본 발명의 제1 실시예에 따른 차지펌프 회로의 역류에 의한 승압 레벨 저하의 시뮬레이션 결과를 종래와 비교하여 도시한 도면.

도 10A는, 제1 실시예에 따른 차지펌프 회로의 스탠바이 상태로부터 액티브 상태로의 이행시에 있어서의, 차지펌프 동작의 초기 전압 특성의 시뮬레이션 결과를 나타내는 도면.

도 10B는, 제1 실시예에 따른 차지펌프 회로의 스탠바이 상태로부터 액티브 상태로의 이행시에 있어서의, 차지펌프 동작의 초기 전류 특성의 시뮬레이션 결과를 나타낸 도면.

도 11은, 제2 실시예에 따른 차지펌프 회로의 응용예를 나타내는 도면.

도 12는, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 전원 시스템을 도시한 도면.

도 13은, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 리드, 라이트/소거용 전원의 구성을 도시한 도면.

도 14는, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 차지펌프 회로의 온/오프 제어를 행하는 제어 회로의 구성을 도시한 도면.

도 15는, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 차지펌프 회로의 출력을 제어하는 조절기 회로의 구성을 도시한 도면.

＜도면의 주요부분에 대한 부호의 설명＞

1: 차지펌프 회로

2: 발진기

3: 검지 회로

Qin, Qx(x는 1 내지 4): I-형 트랜지스터(진성)

Cx: 캐패시터

NAND1-3: NAND 게이트

IV1, IV11-IV15: 인버터

도 6은, 본 발명의 제1 실시예에 따른 차지펌프 회로와, 그 제어 회로의 구성을 나타내는 블럭도이다. 처음에 도 6을 이용하여, 제1 실시예에 따른 차지펌프 회로의 기본 구성에 대해 설명한다.

도 6에 도시된 차지펌프 회로는, I-타입 트랜지스터 및 캐패시터로 이루어지는 차지펌프 회로의 본체부(1)와, 발신기(2)와, 검지 회로(detection circuit : 3)로 구성된다.

차지펌프 동작의 정지시(스탠바이시)에는, 차지펌프 회로의 본체부(1)의 캐패시터 노드(capacitor nodes) N1 내지 N4의 구동 전압이, 모두 승압 노드의 전위(potential of the voltage-boosting node) VDDR에 가까운 전압으로 고정된다.

즉, 캐패시터 노드 N1 내지 N4의 구동 전압이, 차지펌프 동작의 정지시에 , 역류 억제용의 동일 레벨이 되는 것에 특징이 있다. 이 때, 승압 노드의 전위 VDDR이 플러스의 전위이면, 캐패시터 구동용의 "H" 레벨로 고정되고, VDDR이 마이너스의 전위이면, 캐패시터 구동용의 "L"레벨로 고정된다.

차지펌프 동작의 정지시에, 통상"H"/"L"레벨을 전달하는 발진기(2)로부터의 OSC 신호가, ENABLE 신호에 의한 동작 정지의 제어에 의해 무효가 된다. 이 시점에서 차지펌프 회로는, 각 캐패시터 노드 N1 내지 4에 역류 억제용(for reverse current suppression)의 동일 레벨을 전달한다.

물론, 스탠바이 상태에서도 시간의 경과와 함께 승압 노드가 기준 전위보다 낮아진다. 이 때, 검지 회로(3)가 ENABLE 신호를 제어하고, 차지펌프 동작을 재개시킨다. 승압 노드가 기준 전위에 달하면 검지 회로(3)가 ENABLE 신호를 제어하고, 차지펌프 동작을 정지시킨다. 이 때도 역류 억제용의 동일 레벨이 각 캐패시터 노드로 전달된다.

또, 검지 회로(3)는, 도 7에 도시된 바와 같이, 예를 들면 승압 노드의 전위 VDDR을 R1, R2에서 저항 분할한 소정 전위와, BGR(Band Gap Reference) 회로로부터의 기준 전위(reference potential)를 비교하는 비교기(comparator) COMP를 포함하여 구성된다.

또한, 검지 회로(3)는, 급히 승압 전위를 보급해야하는 실동작에 비해, 스탠바이시에는 완만하게 승압 전위를 보급해도 지장은 없으므로, 보다 저소비 전력을 우선하는 이유로부터, 실례 작용과 스탠바이용과의 2계통으로 회로를 나누는 것이 바람직하다. 즉, 검지 회로(3)는 비교적 감도가 높은 실동작용의 것과, 비교적 감도가 낮은 스탠바이용의 것과의 2계통의 회로로 구성된다.

본 발명에 따르면, 반도체 디바이스를 스탠바이 상태에서 정지시킬 때, 내부에 설치된 차지펌프 회로 각 단의 캐패시터의 구동 전위를 전부 승압 레벨에 가까운 "H"레벨, 또는 "L"레벨로 통일하고, 캐패시터의 접속 노드 N1 내지 N4를 전부 역류 억제 레벨과 동일하게 하여, 캐패시터의 구동을 정지시킨다. 이로써 다음과 같은 이점을 얻을 수 있다.

첫번째로, 스탠바이 상태에서, 각 단에 접속된 게이트·드레인 공통 접속의 트랜지스터로부터의, 역류 전류에 의한 내부 승압 전위의 손실을 최소한으로 억제할 수 있다.

두번째로, 스탠바이 상태로부터 액티브 상태로 이행할 때, 차지펌프 동작의 초기에서, 각 단사이에 캐패시터 구동 전압의 전압차가 최저한 보증되기 때문에, 차지펌프 회로가 최대 전류를 출력하기까지의 시간을 단축할 수 있다. 이어서 이들 이점에 대해, 구체적인 회로를 참조하여 설명한다.

도 8은, 제1 실시예에 따른 차지펌프 회로의 구체적인 회로 구성의 일례를 나타낸 도면이다. 차지펌프 회로의 본체부는, 게이트·드레인을 공통 접속(다이오드 접속)한 I-타입의 트랜지스터 Qi의 드레인에, 캐패시터 Ci의 한쪽 전극을 접속하고, 이것을 다수 직렬로 접속(이 예에서는 i가 1∼4)함으로써 구성된다.

각 단의 캐패시터 Ci를 "H"/"L"레벨로 교대로 구동함으로써 전하가 전송된다. Qin은 입력용 트랜지스터이고, 전류 통로의 입력단은 외부 전원 VDDO에 접속된다. 승압 출력 VDDR은 최종단의 트랜지스터 Q4의 소스로부터 출력된다.

상기 차지펌프 회로의 제어계는 다음과 같이 구성된다. NAND 게이트 NAND1, NAND2, NAND3의 한쪽 입력 단자에는, 각각 인에이블 신호 ENABLE이 공급된다. NAND1의 출력은, 인버터 IV1을 통해, 상기 트랜지스터 Qin의 게이트로 공급된다.

NAND2의 다른 입력 단자에는, 도시하지 않은 발진기의 출력 신호 OSC가 공급된다. NAND2의 출력은, 인버터 IV11, IV12를 통해, 캐패시터 C1과 C3의 다른쪽의 전극으로 각각 공급된다.

NAND3의 다른 입력단에는, 인버터 IV13을 통해, 도시하지 않은 발진기의 출력 신호 OSC의 반전 신호가 공급된다. NAND3의 출력은, 인버터 IV14, IV15를 통해, NAND1의 다른 전극으로 공급됨과 함께, 캐패시터 C2와 C4의 다른 전극에 각각 공급된다.

도 8에 도시된 제1 실시예에 따른 차지펌프 회로는, ENABLE 신호가 "H"레벨이 됨에 따라 활성화된다. ENABLE 신호가 "H"레벨이 되면, NAND2, NAND3의 출력은 발진기로부터의 OSC신호("H"/"L"레벨)를 전달한다. 또한, NAND1의 출력은, 인버터 IV1을 통해, 인버터 IV15의 출력을 전달하고, "H"/"L"레벨의 타이밍 신호가, 트랜지스터 Qin의 게이트에 주어진다. 전하 전송용의 트랜지스터 Qi를 사이에 두고, 인접하는 노드에 접속된 각 캐패시터 Ci는, 동작시 "H"/"L"레벨이 교대로 구동되고, 전하가 전송됨으로써, 최종단의 트랜지스터 Q4로부터 승압 전위 VDDR이 출력된다.

스탠바이시에는, ENABLE 신호는 "L"레벨이 되고, 상기 차지펌프 회로의 동작은 정지한다. 이 때, 발진기의 출력 신호 OSC의 공급은 강제적으로 정지되지만, 도 8에 도시된 NAND 게이트와 인버터로 이루어지는 제어계의 동작에 따라, 각 단의 캐패시터의 구동 전위는 전부 "H"레벨이 되기 때문에, 노드 N1 내지 N4는 모두 "H"레벨이 된 상태에서 정지한다.

이 정지 제어에서는, 종래 "L"레벨로 정지한 노드에의 역전류에 의한 충전 전하를 Q=C·V만 삭감할 수 있다. 여기서, C는 각 단에서의 캐패시터 Ci의 용량치, V는 외부 전원 VDDO의 전압 레벨이다.

도 9는, 제1 실시예에 따른 차지펌프 회로(전단"H" 정지)의 역류 특성의 시뮬레이션 결과를, 도 1에 도시된 종래의 차지펌프 회로(각 단"H"/"L" 교대로 정지)의 역류 특성의 시뮬레이션 결과와 비교하여 나타낸 특성 비교도이다. 본 발명의 회로는 종래에 비해 역류에 의한 승압 레벨의 저하가 2/3정도로 감소하고 있다.

따라서, 제1 실시예에 따른 차지펌프 회로에 따르면, 전원 전압의 저하와 스탠바이 전류 저감의 양립을, 보다 낮은 전원 전압 범위에서 달성하는 것이 가능해진다.

도 10A, 10B는, 도 8에 도시된 제1 실시예에 따른 차지펌프 회로의, 스탠바이 상태로부터 액티브 상태로 이행할 때의, 차지펌프 동작 초기 특성의 시뮬레이션 결과를 나타낸 도면이다.

도 1에 도시된 종래의 차지펌프 회로에서는, 도 5A, 도 5B를 이용하여 설명한 바와 같이 각 캐패시터 노드가, 승압 레벨로부터의 역류에 의해 적절한 레벨에 없고, 스탠 바이 상태로부터 동작 상태로 복귀할 때, "H"/"L" 레벨이 교대로 될 때까지 시간이 걸리고, 차지펌프가 최대 전류를 출력하기까지 기간 A를 필요로 하다는 문제가 있었다.

본 발명에 따른 도 10A, 10B에 나타내는 특성도를 참조하면, 동작 개시 직후에는, 전부 "H" 레벨이던 도 8의 노드 N1 내지 N4가, "H"/"L" 레벨이 교대로 복귀하고, 각 단에 캐패시터 구동 전압 VDDO의 전위차가 확보된다.

이 상태로부터 차지펌프 동작을 계속할 수 있으므로, 차지펌프가 최대 전류를 내보내기 시작하기까지의 도 10A, 10B에 화살표한 기간 B가, 도 5A, 5B에서의 화살표한 기간 A와 비교하여, 대략 1/2로 단축된다. 이 때문에, 본 발명의 차지펌프 회로에서는, 액티브 상태 직후에서의 칩 내부의 승압 전위의 손실(loss)을 단시간에 보급할 수 있으므로, 액세스·타임 등의 칩 성능을 보증하는 것이 가능해진다.

이와 같이, 제1 실시예의 차지펌프 회로에 따르면, 반도체 장치를 스탠바이 상태에서 정지시킬 때, 각 단의 캐패시터의 접속 노드를 모두 "H" 레벨로 하여 정지시킬 수 있다. 이 때문에,

(1) 스탠바이 중에 각 단에 접속된 게이트·드레인 공통 접속의 트랜지스터로부터의 역류 전류에 의한 내부 승압 전위의 손실을, 최소한으로 억제하는 효과가 있다.

(2) 또한, 스탠바이 상태로부터 액티브 상태로 이행할 때, 차지펌프 동작의 초기에서, 각 단사이의 캐패시터를 구동하는 전압차 VDDO를 최저한 보증할 수 있으므로, 차지펌프가 최대 전류를 출력하기까지의 시간을 대폭 단축하는 효과가 있다.

또, 차지펌프 동작 정지시에, 모든 캐패시터의 접속 노드를 동일 레벨로 하여, 전하의 역류를 억제하는 본 발명의 회로 구성은, 도 6, 도 8 외에도 여러가지의 것을 생각할 수 있다. 또한, 마이너스의 승압 전위를 출력하는 차지펌프 회로에 대해서는, 차지펌프 동작 정지시에, 모든 캐패시터의 접속 노드를, 동일"L"레벨로 하면 된다.

이어서, 도 11을 이용하여 본 발명의 제2 실시예에 대해 설명한다. 제2 실시예에서는, 일례로서, 제1 실시예에서 설명한 차지펌프 회로를 불휘발성 반도체 기억 장치(nonvolatile semiconductor memory device)의 전원으로서 응용하는 경우에 대해 설명한다.

도 11은, 제1 실시예의 차지펌프 회로를 불휘발성 반도체 기억 장치에 적용한 경우에 있어서의 칩 내부의 블록 구성을 도시한 도면이다.

도 11에 있어서, 메모리 셀 어레이(memory cell array : 11) 내에는, 복수의 비트선(bit lines) BL 및 워드(word lines)선 WL (각각 1개만 도시)과, 부유 게이트(floating gate), 컨트롤 게이트(contol gate), 소스(source) 및 드레인(drain)을 지니고, 부유 게이트에 전자를 주입(inject)함으로써, 컨트롤 게이트로부터 본 임계치 전압(threshold voltage)이 변화함으로써, 데이터의 프로그램(기록)과 데이터 소거(data erase)가 전기적으로 행해지는 복수의 메모리 셀(플래시 셀(flash cell) : 1개만 도시) MC가 설치되어 있다.

또, 각 메모리 셀 MC의 컨트롤 게이트는, 복수의 워드선 WL 중 1개에 접속되고, 드레인은 복수의 비트선 BL 중 하나에 접속되어 있다. 또한, 각 메모리 셀 MC의 소스는, 예를 들면 비트선 단위, 워드선 단위, 또는 블럭 단위로 공통의 소스선(도시하지 않음)에 접속되어 있다.

어드레스 버퍼(address buffer : 12)는, 외부로부터의 어드레스 신호(address signal)를 받아 내부 어드레스 신호(inner address signal)를 발생(generate)한다. 어드레스 버퍼(12)에서 발생되는 내부 어드레스 신호(inner address signal)는, 로우 디코더(row decoder : 13), 칼럼 디코더(column decoder : 14), 소스/웰 디코더(soure/well decoder : 15)로 각각 공급된다.

입출력 컨트롤 회로(I/O control circuit : 17)는, 외부로부터 입력되는 칩 인에이블 신호/CE(chip enable signal/CE), 라이트 인에이블 신호/WE(write enable signal/WE), 및 아웃풋 인에이블 신호/OE(output enable signal/OE)을 수취하여, 이들 입력 신호에 기초하여 내부 회로의 동작을 제어하기 위한 각종 제어 신호를 발생시킨다.

예를 들면, 칩 인에이블 신호/CE에 기초하는 제어 신호는, 어드레스 버퍼(12)로 공급되고, 어드레스 버퍼(12)에서는 이 제어 신호에 기초하여, 내부 어드레스 신호의 발생이 가능해진다. 또한, 아웃풋 인에이블 신호/OE에 기초하는 제어 신호는, 후술된 I/O 버퍼(21)로 공급되고, I/O 버퍼(21)에서는 이 제어 신호에 기초하여 데이터의 출력이 가능해진다. 라이트 인에이블 신호/WE에 기초하는 제어 신호는, 후술된 기록 회로에 공급되고, 기록 회로에서는 이 제어 신호에 기초하여 데이터의 기록이 가능해진다.

상기 로우 디코더(13)는, 상기 내부 어드레스 신호(내부 로우 어드레스 신호)에 기초하여, 상기 메모리 셀 어레이(11) 내의 워드선 WL을 선택한다. 칼럼 셀렉터(column selector : 18)는, 상기 칼럼 디코더(column decoder : 14)로부터의 디코드 출력(decoded output)에 기초하여, 상기 메모리 셀 어레이(11) 내의 비트선 BL을 선택한다.

상기 소스 디코더(15)는, 내부 어드레스 신호에 기초하여, 메모리 셀 어레이(11) 내의 소스선을 선택하고, 이 선택한 소스선 또는 웰에 소정의 전압을 공급한다. 기록 회로(19)는, 데이터의 기록 시에, 상기 메모리 셀 어레이(11) 내의 선택된 메모리 셀에 대해 기록 데이터를 공급하고, 데이터를 기록한다.

감지 증폭기(sense amplifier) 회로(S/A : 20)는, 데이터의 판독(data read) 시에, 상기 메모리 셀 어레이(11) 내의 선택된 메모리 셀로부터의 판독 데이터를 감지한다. I/O 버퍼(21)는, 데이터의 기록(data write) 시에는 외부로부터 공급되는 데이터를 상기 기록 회로(19)에 공급하고, 데이터의 판독 시에는, 상기 감지 증폭기(20)에서 감지되는 데이터를 외부로 출력한다.

또한, 이 I/O 버퍼(21)에는 각 동작 모드, 즉 데이터의 기록/소거/판독의 각 동작 모드나, 복수의 모드 제품을 품종 전개할 때의 제품 모드를 설정하기 위한 커맨드 데이터(command data)가 공급된다. 또한, 상기 I/O 버퍼(21)에는, 커맨드/사용자 인터페이스 회로(command/user interface circuit : 22)가 접속되어 있다.

이 커맨드/사용자 인터페이스 회로(22)에는 입출력 컨트롤 회로(17)로부터 출력되는 제어 신호도 입력되어 있다. 이 커맨드/사용자 인터페이스 회로(22)는, 상기 기록 인에이블 신호/WE가 활성화(activate)되는 타이밍 시에 I/O 버퍼(21)로부터 입력되는 커맨드 데이터를 받는다.

그리고, 이 커맨드/사용자 인터페이스 회로(22)의 출력은 내부 컨트롤 회로(inner control circuit : 23)로 공급된다. 내부 컨트롤 회로(23)는, 상기 커맨드/사용자 인터페이스 회로(22)가 수취한 커맨드 데이터에 따른 내부 제어 신호를 발생시킨다. 그리고, 이 내부 제어 신호는 내부 전원/승압 회로(inner power source/voltage boosting circuit : 24)로 공급된다.

상기 내부 전원/승압 회로(24)는, 외부로부터의 전원 전압을 수취하고, 이 외부 전원 전압으로부터 내부 전원 전압이나 차지펌프를 이용한 승압 전압을 상기 내부 제어 신호에 기초하여 발생하는 것으로, 여기서 발생되는 내부 전원 전압/승압 전압은 동일 칩 내의 각 회로로 분배된다. 이 승압 회로(24)로서, 도 6에 도시된 본 발명의 제1 실시예에 따른 차지펌프 회로와, 그 제어 회로를 이용할 수 있다.

이어서, 도 12∼15를 이용하여 본 발명의 제3 실시예에 대해 설명한다. 제3 실시예에서는, 제2 실시예에서 설명한 불휘발성 반도체 기억 장치의 전원으로서의 차지펌프 회로를 제어하는 전원 시스템에 대해 진술한다. 이 전원 시스템의 구체적 설명에 앞서, 불휘발성 반도체 기억 장치의 메모리 셀의 판독, 기록, 및 소거 동작에 필요한 전압치에 대해 진술한다. 도 12에 있어서, 1개의 메모리 셀 MC의 소스 S, 드레인 D, 게이트 G와 게이트 G에 접속된 워드선 WL이 도시되어 있다.

데이터 판독 시에는, 메모리 셀 MC의 게이트 G (워드선 WL)에 승압 전위 5 V, 드레인 D에 1V, 소스 S에 0V를 인가하고, 셀에 흐르는 전류를 감지 증폭기 S/A에서 검출한다. 기록 시에는, 워드선 WL에 승압 전위, 드레인 D에 5V, 소스 S에 0V를 인가하고, 드레인 D, 소스 S사이에 발생하는 열 전자를 부유 게이트에 주입한다.

데이터 소거 후에는, 드레인 D를 오픈으로 하고, 워드선 WL에 -7V, 소스 S에 5V를 인가하고, 부유 게이트·소스사이의 고 전압에 의해 FN(Fowler-Nordheim) 터널링에 의해 전자를 방출시킨다.

도 12는, 메모리 셀에 대한 판독, 기록, 및 소거시의 전압 인가 시스템의 개략을 도시한 도면이다. 메모리 셀의 워드선 WL은, 행 디코더(row decoder)에 의해 구동된다. 이 디코더의 고전위 레벨은, 스위치 SW1에 의해, 판독 시에는 Vddr=5V, 기록 시에는 Vsw=8V에 접속된다.

행 디코더의 저전위 레벨은, 스위치 SW3에 의해, 소거 후에는 VBB=-7V에 접속된다. 이에 따라, 워드선 WL 즉 메모리 셀 MC의 게이트 G에는, 판독 시에는 5V, 기록 시에는 8V, 소거시에는 -7V가 인가된다.

메모리 셀의 드레인 D는, 판독 시에는 감지 증폭기 S/A를 통해 1V가 인가되고, 기록 시에는 저항 LOAD(resistance LOAD)에 접속되고, 이것을 통해 5V가 인가된다. 소거시에는 드레인 D는 오픈이 된다. 메모리 셀의 소스 S는, 소거 시에는 LOAD를 통해 5V가 인가되고, 다른 모드에서는 접지된다. LOAD는, 스위치 SW2를 통해 Vdd와 차지펌프 출력 Vddp에 접속된다.

도 13은, 리드용 전원(power source for read : 12a), 라이트/소거용 전원(power source for write/erase : 12b)의 구성예이다. 리드용 전원(12a) 및 라이트/소거용 전원(12b)은, 예를 들면 밴드 갭 기준 BGR(Band Gap Reference BGR) 회로를 이용한 기준 전위 발생 회로(320)의 출력을 바탕으로, 원하는 레벨을 발생시킨다. 이 때, 원하는 레벨의 발생법에는, 다음 3개의 케이스(cases)가 있다. 즉,

케이스 l : 차지펌프 회로(charge pumping circuit)를 온/오프 제어한다.

케이스 2 : 케이스(1)에서 얻어지는 출력을 더욱 조절기(regulator)로 제어한다.

케이스3 : 케이스(1)에서 얻어진 출력과 정전위(예를 들면 VSS)(constant potential(VSS for example))을 스위치한다.

도 13에 있어서, 리드용 전원(12a), 및 라이트/소거용 전원(12b)의 3개의 전원선(power source lines) 8b①∼③ 중 전원선(2)이 케이스(1)에 닿는다. 즉, 리드용 전원(12a), 및 라이트/소거용 전원선(8b②)은, 차지펌프 회로(CP라고 표시, 이하 동일)를 온/오프 제어하는 제어 회로(322, 324b)와, 이들에 의해 제어되는 차지펌프 회로(323, 325b)에 의해 구성된다.

이들 전원 회로에서는, 전원 레벨이 원하는 레벨이하이면 차지펌프 회로가 구동되고, 원하는 레벨에 달하면 차지펌프 회로는 동작을 정지한다고 하는 제어로 이루어진다.

라이트/소거용 전원선(8b①)은, 케이스(2)에 닿고, 온/오프 제어 회로(324a)와, 이에 따라 제어되는 차지펌프 회로(325a), 및 차지펌프 회로(325a)의 출력 레벨을 제어하는 조절기(326)를 갖는다. 구체적으로는, 8V의 기록 전압과, 6.5V의 검증 판독용 전압을 이용하여 기록과 검증을 반복하는 자동 데이터 기록 등에 이용되는 것으로, 그와 같은 전압 제어에 조절기 제어 회로(326)가 이용된다.

라이트/소거용 전원선(8b③)은, 케이스(3)에 닿고, 온/오프 제어용의 제어 회로(324c)와, 이에 따라 제어되는 마이너스 전위용의 차지펌프 회로(325c)(NCP라고 표시), 및 이 차지펌프 회로(325c)의 출력을 스위치하는 스위치 회로(327)를 갖는다. 스위치 회로(327)는, 차지펌프 회로(325c)가 동작하지 않을 때에, VSS를 출력하기 위해 설치되어 있다.

이상의 3계통의 라이트/소거 전원은, 라이트 스테이트 머신(write state machine : 321)에 의해 출력되는 오토컨트롤(auto-contro1) 신호에 의해, 기록/소거의 동작 모드에 따라 활성화된다.

도 14는, 도 13에 있어서의 차지펌프(charge pumping)의 온/오프 제어를 행하는 제어 회로(324a, 324b, 324c)(322도 동일)의 구성예이다. 차지펌프 회로(323, 325a, 325b, 325c) 등으로부터 얻어지는 출력 VCP를 저항 Rload와 Rref의 분압 회로에 의해 검지하여, 이것과 기준 전압 Vref를 비교하는 연산 증폭기(operational amplifier : 331)를 이용하고 있다. 연산 증폭기(331)의 출력은 버퍼(332)를 통해, 차지펌프 인에이블 신호 CPENB로서 추출된다.

도 15는, 도 13에 있어서의 조절기 회로의 일례이다. 조절기 본체(260)는, 차지펌프 회로의 출력 VCP를 레벨 제어하여 추출하는 차동 회로 구성의 PMOS 트랜지스터 QP21, QP22, NMOS 트랜지스터 QN21, QN22와, 이것을 출력 레벨에 따라 제어하기 위한 두개의 연산 증폭기 OP1, OP2를 갖는다.

출력 레벨은, 저항 Rload와 Rref의 분압 출력으로서 감시하고, 이것을 연산 증폭기 OP1, OP2로 귀환하여 소정의 전압 레벨을 얻도록 하고 있다. 저항 Rload는 모드 신호 MODE1∼MODE4에 의해 제어되는 스위치(261)에 의해 전환 가능해지고, 이에 따라 필요한 전원 레벨이 제어된다.

이상 설명된 바와 같이, 본 발명에 따르면, 차지펌프 동작의 정지시에, 각 단의 캐패시터 노드의 모두를, 차지펌프 출력에 대한 역류 억제용의 레벨로 설정한다는 비교적 간단한 제어 회로의 구성으로, 전하 전송 효율이 양호한, 임계치 전압 0.5V 이하의 I-타입 트랜지스터를 이용해도, 또한 차지펌프 동작의 정지시의 전류 소비(current dissipation)를 대폭 삭감할 수 있다.

또한, 복귀시의 차지펌프 동작이 최대 전류를 출력하기 까지의 시간을 대폭 단축하고, 디바이스의 저 전압화에도 대응하는 것이 가능한, 차지펌프 회로를 제공할 수 있다.

또한, 본 발명의 차지펌프 회로는, 제2, 제3 실시예에 설명된 바와 같이, 특히 불휘발성 반도체 기억 장치의 판독, 기록, 소거 동작, 및 자동 기록과 검증 판독에 이용하는 전원 회로로서 바람직하다.

Claims

드레인 및 게이트가 상호 접속된 트랜지스터와, 상기 트랜지스터의 드레인에 한쪽 전극이 접속된 접속 노드를 포함하는 캐패시터로 이루어지는 부분이 복수단 직렬로 접속되고, 동작시에는 상기 각 캐패시터의 상호 인접하는 접속 노드에 부여되는 구동 전위가 교대로 하이 레벨과 로우 레벨이 되는 회로를 포함하는 차지펌프 회로에 있어서,

상기 차지펌프 회로의 동작 정지시에는, 상기 각 캐패시터의 접속 노드의 구동 전위가 모두 차지펌프 회로의 출력 레벨에 가까운 동일 레벨로 고정되는 것을 특징으로 하는 차지펌프 회로.
제1항에 있어서, 상기 차지펌프 회로의 동작 정지시에서의 출력 레벨을 소정의 값으로 유지하도록 제어하는 수단을 갖는 것을 특징으로 차지펌프 회로.
제1항에 있어서, 상기 트랜지스터의 임계치 전압은 0.5V 이하인 것을 특징으로 하는 차지펌프 회로.
드레인 및 게이트가 상호 접속된 트랜지스터와, 이 트랜지스터의 드레인에 한쪽 전극이 접속된 접속 노드를 갖는 캐패시터로 이루어지는 부분이 복수단 직렬로 접속되고, 동작시에는 상기 각 캐패시터의 상호 인접하는 접속 노드에 부여되는 구동 전위가 교대로 하이 레벨과 로우 레벨이 되는 회로를 포함하는 차지펌프 회로에 있어서,

상기 차지펌프 회로의 동작 정지시에는, 상기 각 캐패시터의 접속 노드의 전위가 전부 차지펌프 회로의 출력에 대한 역류 억제용의 레벨로 되는 것을 특징으로 하는 차지펌프 회로.
제4항에 있어서, 상기 차지펌프 회로의 동작 정지시의 출력 레벨을 소정의 값으로 유지하도록 제어하는 수단을 갖는 것을 특징으로 하는 차지펌프.
제4항에 있어서, 상기 트랜지스터의 임계치 전압은 0.5V 이하인 것을 특징으로 하는 차지펌프 회로.
드레인 및 게이트가 상호 접속된 트랜지스터와 상기 트랜지스터의 드레인에 한쪽 전극이 접속된 접속 노드를 갖는 캐패시터로 이루어지는 부분이 복수단 직렬로 접속되고,

동작시에는 상기 각 캐패시터의 상호 인접하는 접속 노드에 부여되는 구동 전위가 교대로 하이 레벨과 로우 레벨이 되는 회로를 포함하며,

동작 정지시에는 상기 각 캐패시터의 접속 노드의 구동 전위가 전부 승압된 출력 전압에 가까운 동일 전압 레벨로 고정되는 차지펌프 회로이며,

상기 차지펌프 회로는 외부로부터의 전원 전압을 입력 전압으로 하고, 불휘발성 반도체 장치의 내부 제어 신호에 기초하여, 상기 불휘발성 반도체 기억 장치의 메모리 셀 어레이에 있어서의 기억 데이터의 기록(write), 판독(read), 소거(erase) 중 적어도 어느 하나에 이용하는 전원 회로에 있어서 승압 전압(boosted voltage)을 출력하는 것이며,

상기 승압 전압은, 적어도 상기 메모리 셀 어레이의 로우 디코더, 칼럼 디코더, 및 소스/웰 디코더 중 어느 하나에 입력되는 것을 특징으로 하는 차지펌프 회로.
제7항에 있어서, 상기 기억 데이터의 판독에 이용하는 전원 회로, 및 상기 기억 데이터의 기록 또는 소거에 이용하는 전원 회로는, 각각 상기 전원 회로의 승압 전압이 소정의 값 이하이면 상기 차지펌프 회로를 구동(drive)하고, 상기 전원 회로의 승압 전압이 소정의 값에 달하면 상기 차지펌프 회로의 구동을 정지시키는 온/오프 제어 회로를 구비하는 것을 특징으로 하는 차지펌프 회로.
제8항에 있어서, 상기 기억 데이터의 기록 또는 소거에 이용하는 전원 회로는, 상기 전원 회로의 승압 전압의 값을 제어하는 조절기 회로를 더 구비하고, 자동 기록(automatic write)과 검증 판독(verify read)을 반복하는 것을 특징으로 하는 차지펌프 회로.
제8항에 있어서, 상기 기억 데이터의 기록 또는 소거에 이용하는 전원 회로는, 소정의 마이너스의 승압 전압을 출력하는 것이며, 상기 기억 데이터의 기록 또는 소거에 이용하는 전원 회로는, 상기 소정의 마이너스의 승압 전압과 소정의 전압을 전환하는 전환 회로를 더 구비하고, 상기 전환 회로는 상기 승압 회로의 동작이 정지하는 동안, 상기 차지펌프 회로의 출력을 상기 소정의 전압으로 전압하는 것을 특징으로 하는 차지펌프 회로.