KR100298159B1 - 충전펌프 - Google Patents

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칼 하인쯔 호르닝어
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Abstract

충전 펌프는 푸시 풀로 동작하는 2개의 펌프 절반(1,2)을 갖는다. 각 절반은 시프트 캐패시터(11,19) 및 시프트 캐패시터와 저장 캐패시터(5) 사이에 접속된 PMOS 트랜지스터(10,17)를 포함한다. 시프트 캐패시터가 NMOS 트랜지스터(12,18)를 통해 완전한 공급 전압(VDD)으로 충전된다. 이 경우, 게이트 제어전압은 공급전압(VDD) 이상이며 PMOS트랜지스터는 그것의 게이트 단자로 피드백되는 출력레벨(A)에 의해 확실하게 차단된다 시프트 과정동안 PMOS 트랜지스터가 완전한 출력전압(A,VSS)에 의해 도통되게 제어되기 때문에, 공급전압(VDD)의 변동시에도 확실한 펌프 작동이 가능하다.

Description

충전 펌프
제1도는 푸시풀 충전펌프의 회로도 및 신호 다이어그램.
제2도는 펌프 절반의 상세한 회로도 및 신호 다이어그램.
제3도는 시프트 캐패시터 및 저장 캐패시터 사이의 P 채널 MOS 트랜지스터의 횡단면도.
제4도는 발진기 및 펄스 형성기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,2 : 펌프 절반 3 : 발진기
4 : 펄스 형성기 5 : 저장 캐패시터
6 : 단자 11,19,42 : 시프트 캐패시터
14 : 레벨 변환기 36 : 인버터
50 : 기판 51 : 웰
57,59 : 가드 링 71,72 : 에지 검출기
70 : 플립 플롭
본 발명은 공급전압 이상의 전압을 발생시키기 위한 충전 펌프에 관한 것이다.
충전 펌프는 전기 회로에서 회로 부분이 전체 회로의 공급전압 보다 큰 전압을 공급받아야 하거나 그러한 전압으로 제어되어야 하는 곳에 사용된다. 그러한 전압은 예컨대 동적 기억장치(DRAM)에 필요하다. DRAM의 메모리셀은 통상적으로 정보를 기억 시키는 캐패시터를 포함하며, 상기 캐패시터는 전달 게이트로서 접속된 대개 n도전형의 MOS 트랜지스터를 통해 액세스된다. 선택 트랜지스터의 게이트 단자에 접속된 워드 라인의 전압은 모듈의 공급전압 이상이어야 기억할 정보가 확실하게 기록될 수 있다.
또한, 워드라인 전압은 신뢰도 때문에 최대값을 초과해서는 안된다.
간행물 "An Experimental 1.5V 64Mb DRAM, "Nakagome 등 저, IEEE Journal of Solid State Circuits, 26권, 제 4호, 1991년 4월에는 증가된 전압을 발생시키기 위해 저장 캐패시터를 충전시키는 충전 펌프를 사용하는 것이 공지되어 있다.
워드 라인은 액티브 단계동안 저장 캐패시터로 부터의 전하이동에 의해 충전되고 보다 소형의 2단계 충전 시프터에 의해 완전히 증가된 전압 레벨로 된다. 이 경우, 펌프회로와 저장 캐패시터 사이의 충전 펌프내에 n채널 MOS 트랜지스터가 스위치로서 사용된다. 상기 트랜지스터를 제어하기 위해, 발생된 워드 라인 전압보다 높은 전압이 사용된다. 바람직하지 못한 동작상태에서 이것은 충전 펌프를 파괴시킬 수 있다.
이때, 최대 전압을 제한하기 위한 명백한 조치가 없다. 또한, n채널 MOS 트랜지스터와 시프트 캐패시터 사이의 회로노드에서의 전압이 동결된다. 공급전압의 강하시 허용 변동범위내에서도 충전 펌프의 작용이 무효로될 수 있는데, 그 이유는 n 채널 MOS 트랜지스터가 더이상 완전히 차단되지 않기 때문이다.
본 발명의 목적은 증가된 전압을 발생시키기 위한 충전 펌프로서, 모든 동작 상태에서 신뢰할 수 있게 작동하는 충전 펌프를 제공하는 것이다.
상기 목적은 본 발명에 따라
a) 저장 캐패시터가 제 1 공급전위용 단자 및 출력전위를 인출하기 위한 또다른 단자를 가지며,
b) 제 1 신호에 의해 제어되는 게이트 단자를 가진 p 채널 MOS 트랜지스터의 드레인-소오스 구간의 단자가 저장 캐패시터의 또다른 단자에 접속되고,
c) 시프트 캐패시터의 단자가 p 채널 MOS 트랜지스터의 드레인-소오스 구간의 또다른 단자에 접속되며, 시프트 캐패시터의 또다른 단자가 제 2 신호에 의해 제어되고,
d) n채널 MOS 트랜지스터의 드레인-소오스 구간이 제 2 공급전위와 시프트 캐패시터의 단자 사이에 접속되며 n채널 MOS 트랜지스터의 게이트 단자가 제 3신호에 의해 제어되고,
e) 발진기로 부터 공급받는 펄스형성기에 의해, 제 2 신호가 하이레벨을 가질 때만 p채널 MOS 트랜지스터가 도통되고, 제 2 신호가 로우 레벨을 가질때만 n채널 MOS 트랜지스터가 도통되도록 신호가 발생되는, 충전펌프에 의해 달성된다.
바람직한 개선은 특허청구범위 종속항에 제시된다.
시프트 캐패시터와 충전 펌프의 저장 캐패시터 사이의 전달 트랜지스터는 p 채널 트랜지스터로 구현된다. 이것은 출력전압 이상의 제어전압이 필요치 않다는 장점을 갖는다. 지금까지의 방법과는 달리, p채널 MOS 트랜지스터의 웰이 접속되지 않는다. 웰이 소형이고 따라서 웰의 캐패시턴스가 낮을때 웰의 전위는 단지 짧은 지연시간을 가지고 시프트 캐패시터에 접속된 트랜지스터의 단자를 따라간다. 이로 인해, 바람직하게는 기판내로의 전류분사가 최소화된다. 그렇치 않으면, 이것은 DRAM모듈에서 저장 캐패시터에 기억된 데이타를 파괴시킬 수 있다. 웰 내부에 MOS 다이오드로서 접속된 트랜지스터에 의해 웰의 전위가 상부로 제한된다. 이 방법은 장소가 절약된다.
본 발명은 실시예를 첨부된 도면을 참고로 보다 상세히 설명하면 다음과 같다.
제1(a)도에 도시된 충전 펌프는 푸시풀로 동작하는 2개의 동일한 펌프 절반(1),(2)을 포함한다. 충전 펌프 절반(1),(2)은 저장 캐패시터(5)의 단자(6)에 접속 된다. 저장 캐패시터(5)의 다른 단자는 기준전위(VSS)(접지)에 접속된다. 단자(6)에서는 펌핑후 공급전위(VDD)이상의 출력전압(A)이 인출된다. 단자(6)는 예컨대 스위칭 장치를 통해 판독 또는 기록 사이클시 DRAM의 선택된 워드라인 경로에 접속 된다. 펌프 절반(1),(2)의 푸시풀 제어를 위해 제어신호(CTRL)를 통해 접속 및 차단 가능한 발진기(3)가 제공되며, 상기 발진기의 출력 신호는 펄스형성기(4)내에서 충전 펌프 절반을 제어하기 위해 시기 적절하게 발생된다. 충전 펌프 절반(1)은 단자(6)와 시프트 캐패시터(11) 사이에 전달 트랜지스터로서 접속된 p채널 MOS 트랜지스터(10)를 포함한다. 시프트 캐패시터(1)는 바람직하게는 n채널 MOS트랜지스터로 구현된다.
트랜지스터(10)에 접속된 캐패시터(11)의 단자(13)와 공급전위(VDD)사이에는 n도전형 예비충전 트랜지스터(12)의 드레인-소오스 구간이 접속된다. 트랜지스터(10)의 게이트 단자는 신호(B1)에 의해 제어되고, 상기 신호(B1)의 L레벨은 전위(VSS)에, 그리고 그것의 H레벨은 출력신호(A)의 전위에 놓인다. 신호(B1)의 증가된 H레벨은 레벨 변환기(14)에서 발생된다. 트랜지스터(L2)의 게이트 단자는 신호(C1)에 의해 제어되고, 상기 신호(C1)의 H레벨은 공급전위(VDD)이상이며 그것의 L레벨은 특히 공급전위(VSS)보다 약간 높다. 신호(C1)의 신호 레벨은 장치(15)에서 펄스 형성기(4)로부터 공급된 제어신호로 부터 발생된다. 저장 캐패시터(5)로 부터 떨어진 시프트 캐패시터(11)의 단자(16)는 신호(D1)에 의해 제어되며, 상기 신호(D1)는 펄스형성기(4)에 의해 준비된다. 다른 충전 펌프 절반(2)은 동일하게 구성되지만, 변위되어 놓인 대응 제어신호(B2),(C2),(D2)에 의해 제어되므로, 푸시 풀 동작이 이루어진다.
제1(b)도에 도시된 제어신호의 시간 다이어그램과 관련해서, 제l(a)도에 도시된 충전 펌프의 동작을 설명하면 다음과 같다 :
신호(CTRL)의 상승에지에 의해 발진기(3)가 접속된다. 펄스 형성기(4) 및 장치(14),(15)에 의해 대응 제어신호(B1),(C1),(D1) 및 (B2),(C2),(D2)가 유도된다.
제1단계에서 공급전원(VDD) 이상인 신호(C1)의 H레벨에 의해 트랜지스터(12)가 접속되므로, 시프트 캐패시터(11)가 전위(VDD)로 예비 충전된다. 공급전위(VDD)이상으로 신호(C1)의 H레벨이 상승함으로써 트랜지스터(12)의 드레쉬홀드 전압이 평활된다.
이때, 트랜지스터(10)는 차단된다. 제 2 단계에서 신호(D1)의 H레벨에 의해 저장 캐패시터(11)의 단자(16)의 전위가 상승된다. 신호(B1)가 L 레벨에 세트됨으로써 거의 동시에 트랜지스터(10)가 도통되게 제어된다. 이로인해 노드(13)에서의 전위가 단자(6)에서의 전위(A)이상으로 상승하므로 저장 캐패시터(5)가 시프트 캐패시터(11)로 부터의 전하이송에 의해 충전된다. 이때 트랜지스터(12)가 차단된다. 상기 단계 동안 펌프 절반(2)에서 트랜지스터(18)가 도통되게 제어됨으로써 시프트 캐패시터(19)가 충전된다. 후속해서, 신호(C1)의 부가 H레벨단계에 의해 시프트 캐패시터(11)가 충전되는 한편, 펌프 절반(2)에서는 시프트 과정이 수행된다. 신호(CTRL)가 L에 리세트될때까지 펌핑이 계속된다. 이것은 예컨대, 출력(6)에서의 전위(A)가 제어장치에 의해 모니터링됨으로써 이루어질 수 있고, 이 경우 레벨 드레쉬홀드의 초과시 신호(CTRL)가 리세트된다.
전달 트랜지스터(10),(17)를 제어하는 신호(B1),(B2)의 H레벨이 출력신호(A)와 동일하기 때문에, 시프트 캐패시터(11) 또는 (19)의 예비 충전단계동안 트랜지스터(10), (17)가 확실하게 차단된다. 순시 공급전위(VDD)로 시프트 캐패시터(11),(19)를 예비 충전함으로써 예컨대, 공급전위 레벨(VDD)이 변동 하한치에 놓이는 공급전위 변동에서도 완벽한 기능이 보장된다. 2개의 시간 변위되어 작동하는 펌프를 사용함으로써, 전류소비가 보다 더 장시간에 걸쳐 분배되므로 충전 펌프의 회로 및 집적회로의 다른 회로 유니트에 있어 방해 전류 피크가 피해진다.
제2도에는 회로블록(14),(15)이 상세한 회로 기술적 구현으로 회로 절반(1)의 펌핑 공정시 중요한 신호의 파형과 함께 도시되어 있다. 회로 절반(2)에 대해서는 시간 변위된 신호를 가진 동일한 구현이 이루어진다. 공급전위(VSS)에서 L 레벨을 가진, 그리고 출력레벨(A)에서 H레벨을 가진 신호(B1)를 발생시키기 위한 레벨 변환기(14)로서 교차결합된 레벨 변환기가 사용된다. 상기 레벨변환기는 출력단자(6)와 공급전위(VSS) 사이에 접속된 2개의 전류경로를 포함한다. 전류 경로 각각은 2개의 p채널 MOS 트랜지스터(30),(31)를 포함하며, 그것의 게이트 단자는 교차 접속된다.
이것과 직렬로 하나의 n채널 MOS 트랜지스터(32) 또는 (33)가 접속된다. n채널 MOS 트랜지스터(32),(33)중 하나는 펄스형성기(4)내에서 발생되는 제어신호(G1)에 의해 제어되고, 다른 하나는 그것의 상보 신호이다. 레벨 변환기의 출력은 트랜지스터(10)를 제어하는 신호(B1)를 공급한다. 저장 캐패시터(5)의 예비 충전을 위해 MOS 다이오드로서 접속된 R채널 MOS 트랜지스터(34)가 공급전위(VDD)와 출력단자(6) 사이에 접속된다. 시프트 캐패시터(U)의 예비 충전을 위해 상응하는 방식으로 n채널 MOS 트랜지스터(35)가 제공된다. 장치(15)는 2개의 상보 스위칭 트랜지스터(37),(38)를 가진 인버터(36)를 포함하며, 인버터의 출력과 트랜지스터(38)의 드레인 단자 사이에는 MOS 다이오드로 접속된 2개의 p채널 MOS 트랜지스터(39),(40)가 접속 된다. 인버터(36)의 입력은 펄스형성기(4)에 의해 발생된 제어신호(F1)에 의해 제어 된다. 인버터(36)의 출력은 전달 트랜지스터(41)를 통해 예비 충전 트랜지스터(12)의 게이트 단자에 접속된다. 트랜지스터(12)의 게이트 단자는 시프트 캐패시터(42)를 통해 펄스 형성기(4)로 부터 발생된 또다른 제어신호(E1)에 접속된다.
한 펌핑 사이클을 시작할때 먼저 저장 캐패시터(5) 및 시프트 캐패시터(11)가 MOS 다이오드(34) 또는 (35)를 통해 전위(VDD-Utn)로 충전되며, 여기서 (Utn)은 트랜지스터(34),(37)의 드레쉬흘드 전압이다.
제2(b)도에 도시된 신호 다이어그램에 따라, 예비 충전 트랜지스터(12)가 공급 전위(VDD)보다 높은 신호(F1)의 H레벨에 의해 도통되게 제어됨으로써, 시프트 캐패시터(11)가 공급전위(VDD)로 보다 더 충전된다. 이것을 위해 신호(F1)의 하강에지시 인버터(36)의 출력이 전위(VDD)에 접속된다. 이때, 시프트 캐패시터(42)는 전달 트랜지스터(41)를 통해 전위(VDD-Utn)로 예비충전되며, 여기서(Utn)은 n채널 MOS 트랜지스터(41)의 드레쉬홀드 전압이다. 지연시간(T1)후 신호(E1)는 H레벨로 전환되며, 트랜지스터(12)의 게이트 단자에서의 전위는 공급전위(VDD)이상으로 상승한다.
이때 전달 트랜지스터(41)가 차단된다. 따라서, 시프트 캐패시터(11)는 전위(VDD)로 완전히 충전된다. 그리고나서, 신호(E1)는 다시 L레벨로 강하하고, 따라서 신호(C1)가 전위(VDD-Utn)로 강하한다. 트랜지스터(12)는 차단된다. 이때 신호(F1)가 H에 스위칭되므로 인버터(36)가 전환 스위칭된다. 상기 인버터의 출력은 2개의 MOS 다이오드(39),(40)를 통해 전위(VSS)에 접속된다. 따라서, 인버터 출력의 전위는(VSS + 2·Utp)이고, 여기서(Utp)는 p채널 MOS 트랜지스터(39),(40)의 차단 전압이다.
따라서, 시프트 캐패시터(U)에서의 후속하는 시프트 공정시 트랜지스터(12)가 확실하게 차단되며, 동시에 트랜지스터(L2)에서의 최대 게이트-소오스 전압 또는 게이트 -드레인 전압이 감소된다. 시프트 캐패시터(11)에 의한 시프트 공정은 제어신호(D1), (G1)에 의해 개시된다. 신호(D1)에 의해 캐패시터(11)의 로우 단자가 전위(VDD)로 상승되고, 신호(G1)에 의해 레벨 변환기(11)에 의한 변환후 트랜지스터(10)가 도통 되게 제어된다. 바람직하게는 신호(G1)의 하강에지가 신호(D1)의 상승에지전에 발생하므로 트랜지스터(10)가 캐패시터(11)의 전위상승과 동시에 도통됨으로써 노드(13)에서의 전압 피크가 방지된다. 시프트 캐패시터(11)가 저장 캐패시터(5)에 접속됨으로써 충전 평활이 이루어진다. 신호(G1)의 상승에지에 의해 트랜지스터(10)의 게이트 단자가 다시 증가된 출력전위(A)에 놓이므로 트랜지스터(10)가 차단된다.
지연시간(T2)후에 신호(D1)의 하강에지에 의해 시프트 캐패시터(11)의 로우단자가 다시 전위(VSS)에 놓인다. 노드(13)가 다시 전위(VDD-Utn)로 충전되게 하기 위해 트랜지스터(35)가 제공된다. 노드(L3)에서 신호(H1)의 상승율 및 단자(6)에서 출력 전압(A)의 상승율은 신호(B1)의 상승율보다 작다. 따라서, 트랜지스터(10)가 신속히 차단되는 것이 보장된다.
p채널 트랜지스터(10),(17)의 구성은 제3(a)도에는 단면도로, 제3(b)도에는 회로도로 도시되어 있다. 통상적인 바와같이, DRAM에서는 p채널 MOS트랜지스터의 구현을 위해 n웰(51)이 형성된 p 도전형 기판(50)을 전제로 한다. 트랜지스터(10), (17)는 바람직하게는 분리된 웰로 구현된다. 트랜지스터 각각은 확산 구역(52),(53) 및 그 사이에 놓인 게이트(54)로 이루어진다. 웰은 전위에 따라 접속되지 않는다. 즉, 소오스 또는 드레인 구역중 하나에 접속되거나 고정 전위에 접속되지 않는다.
즉, 그것의 전위는 부동값이다. 바람직하게는, 웰(51)의 가장자리에 n도핑된 가드링(57)이 배열된다. 또한, 반도체 기판(50)에서 웰(51) 둘레에는 또다른 가드 링(59)이 배열되며, 상기 가드링(59)은 기판전위에 접속된다. 따라서, 전하가 측면으로 흡입된다. 웰은 다른 전기단자에 대한 그것의 유효 캐패시터가 작게 설계된다.
노드(13)의 전위가 웰(51)의 전위이상으로 상승하면, 전류가 층 연속체로 형성된 pnp 트랜지스터(58)의 에미터-베이스 다이오드를 통해 웰내로 흐른다. 이에따라, 웰의 전위가 상승한다. 적은 용량성 부하시 웰이 신속히 따라가므로 에미터-베이스 다이오드에서의 전압강하가 적다. 바이폴라 트랜지스터가 단지 적게만 레벨제어되기 때문에, 반도체 기판내로의 전류분사가 최소화된다. 특히, DRAM모듈에서는 기판내로의 전류분사에 의해 메모리셀내에 기억된 정보가 파괴될 수 있기 때문에 그러한 전류분사가 방지되어야 한다. 웰의 전위는 충전 펌프의 접속후 수 펌프 사이클후에 형성된다. 그에따라 다이오드 및 pnp 트랜지스터가 차단된다.
웰의 전위를 상부로 제한하고, 웰 전위의 제어되지 않은 상승이 트랜지스터(10) 또는 (17)의 도전성을 감소시킬 수 있으므로 이러한 상승을 방지하기 위해, 또다른 p채널 MOS 트랜지스터(55)가 제공된다. 트랜지스터(55)는 웰과 출력단자(6) 사이에 MOS 다이오드로서 접속된다. 따라서, 웰 전위가 출력신호(A)를 통해 트랜지스터(55)의 차단 전압(Utp)으로 제한된다. 트랜지스터(55)가 장소를 절감하는 방식으로 웰내의 부가 도핑구역(56)으로 구현될 수 있다. 이것을 위해 출력단자(6)에 접속된 트랜지스터 게이트가 도핑구역(53),(56) 사이에 배열된다. 도핑구역(56)은 웰의 가드링(57)에 접속된다.
제4도에는 발진기(3) 및 펄스형성기(4)의 실시예가 논리 블록 다이어그램으로 도시되어 있다. 발진기(3)는 7단계 링 발진기이며, 상기 링 발진기는 신호(CTRL)의 H레벨에 의해 예정된 출발상태로 된다. 이것을 위해 n채널 MOS 트랜지스터(60),(61),(62)가 제공되며, 상기 트랜지스터에 의해 링 발진기의 3개의 대응 인버터가 기준전위(VSS)에 접속된다. 링 발진기의 신속한 차단을 위해 3개의 p 채널 MOS트랜지스터(63),(64),(65)가 제공되며, 상기 트랜지스터는 신호(CTRL)의 L레벨시 대응 인버터의 출력을 공급전위(VDD)에 접속시킨다. 링 발진기의 출력 다음에 접속된 회로수단(67)은 노드(67),(78)에서 중첩되지 않은 펄스를 가진 펄스열을 발생시킨다.
노드(67),(68) 다음에 접속된 또다른 회로수단(69)에 의해 지연시간(T1),(T2)을 가진 지연라인의 고려하에 충전 펌프 절반(1)을 제어하기 위한 제어신호(F1),(E1),(D1),(G1)가 발생된다. 여기서, 지연시간(T1)은 신호 (F1) 및 (F2)의 하강 또는 상승 에지사이의 지연이고, 지연시간(T2)은 신호(G1) 및 (D1)의 상승 또는 하강 에지사이의 지연이다(제2(b)도). 노드(67),(78)의 반전신호로 회로수단(69)과 동일한 또다른 회로 수단에 의해 충전펌프 절반(2)의 제어신호(F2),(E2),(D1),(G1)가 발생된다. 충전 펌프의 펌핑은 먼저 충전 펌프 절반(1)의 펌핑 과정이, 그리고 그 다음에 충전 펌프 절반(2)의 펌핑 과정이 수행되도록 시작하기 위해, RS플립플롭(70)이 제공된다.
상기 RS 플립플롭(70)은 신호(CTRL)의 양의 에지에서 리세트되고 노드(68)에 있는 신호의 음의 에지에서 세트된다. 이것을 위해 플립플롭(70)의 리세트 및 세트 입력에 각각 하나의 에지 검출기(71),(72)가 제공된다. 플립플롭(70)의 출력신호에 의해 신호(D2),(G2)의 제 1 펄스가 억압된다.

Claims (11)

  1. a) 제 1 공급전위(VSS)용 단자 및 출력전위(A)를 인출하기 위한 또다른 단자(6)를 구비한 저장 캐패시터(5); b) 드레인-소오스 구간의 한 단자는 상기 저장 캐패시터(5)의 상기 또 다른 단자(6)에 접속되고 게이트 단자는 제 1 신호(B1)에 의해 제어되는 p채널 MOS 트랜지스터(10); c) 한 단자는 상기 p 채널 MOS 트랜지스터(10)의 상기 드레인-소오스 구간에 구비된 또다른 단자에 접속되고 또다른 단자는 제 2 신호(D1)에 의해 제어되는 시프트 캐패시터(11); d) 드레인-소오스 구간은 제 2 공급전위(VDD)와 상기 시프트 캐패시터(11)의 상기 한 단자 사이에 접속되고 게이트 단자는 제 3 신호(C1)에 의해 제어되는 n 채널 MOS 트랜지스터(12); e) 펄스형성기(4); 및 f) 상기 펄스형성기(4)에 파형을 공급하는 발진기(3)를 포함하는데, 상기 펄스형성기(4)에 의하여 상기 제 2 신호(D1)가 하이레벨을 가질때는 상기 p채널 MOS 트랜지스터(10)가 도통하고, 상기 제 2 신호(D1)가 로우레벨을 가질때는 상기 n 채널 MOS 트랜지스터(12)가 도통하는 것을 특징으로 하는 충전 펌프.
  2. 제1항에 있어서, 상기 제 1 신호(B1)의 하이레벨은 상기 출력전위(A)이고, 상기 제 1 신호(B1)의 로우레벨은 상기 제 1 공급전위(VSS)인 것을 특징으로 하는 충전 펌프.
  3. 제1항 또는 2항에 있어서, 상기 제 3 신호(C1)의 하이레벨은 상기 제 2 공급전위(VDD) 이상이고, 상기 제 3 신호(C1)의 로우레벨은 상기 공급전위(VDD,VSS) 사이에 놓이는 것을 특징으로 하는 충전 펌프.
  4. 제1항 또는 2항에 있어서, 상기 시프트 캐패시터(11)의 상기 한 단자와 상기 제 2 공급전위(VDD) 사이에 MOS 다이오드로서 MOS 트랜지스터(35)가 접속되는 것을 특징으로 하는 충전 펌프.
  5. 제1항 또는 2항에 있어서, 상기 저장 캐패시터(5)의 상기 또다른 단자(6)와 상기 제 2 공급전위(VDD) 사이에 MOS 다이오드로서 MOS 트랜지스터(34)가 접속되는 것을 특징으로 하는 충전 펌프.
  6. 제2항에 있어서, 상기 제 1 신호(B1)의 레벨을 발생시키기 위해 교차결합된 레벨변환기(14)를 더 포함하는데, 상기 레벨 변환기(14)는 상기 출력전위(A) 및 상기 제 1 공급전위(Vss)로부터 전압을 공급받고 상기 레벨 변환기(14)의 입력측은 상기 펄스 형성기(4)에 접속되고 상기 레벨 변환기(14)의 출력측은 상기 p 채널 MOS 트랜지스터(10)의 상기 게이트 단자에 접속되는 것을 특징으로 하는 충전 펌프.
  7. 제3항에 있어서, 상기 n 채널 MOS 트랜지스터(12)의 상기 게이트 단자와 상기 펄스 형성기(4)사이에 접속된 또다른 시프트 캐패시터(42); 및 입력측은 상기 펄스 형성기(4)에 접속되고 출력측은 전달 게이트(41)을 통해 상기 n 채널 MOS 트랜지스터(12)의 상기 게이트 단자에 접속되는 인터버(36)를 더 포함하는데, 상기 인버터는, 상기 제 1 공급전위(Vss)에 접속된 스위칭 트랜지스터(38) 및 상기 스위칭 트랜지스터(38)의 드레인 단자와 상기 인버터의 출력 사이에 MOS 트랜지스터로서 접속된 p 채널 MOS 트랜지스터(40,39)를 포함하는 것을 특징으로 하는 충전 펌프.
  8. 제1,2,6항 또는 7항에 있어서, 상기 p 채널 MOS 트랜지스터(10)는 p 도핑된 반도체 기판(50)내의 n 도핑된 웰(51)내에 배열되며, 상기 웰(51)은 부동전위를 유지하고 가드링(57)을 갖는 것을 특징으로 하는 충전 펌프.
  9. 제8항에 있어서, 상기 p 채널 MOS 트랜지스터(10)의 상기 웰(51)은 웰내에 MOS 다이오드로서 접속된 p 채널 트랜지스터(55)를 통해 상기 출력전위(A)에 접속되는 것을 특징으로 하는 충전 펌프.
  10. 제9항에 있어서, 상기 발진기는 링형 발진기이며, 상기 링형 발진기는 제어신호(CTRL)에 의해 차단가능하고 발진시 예정된 위상위치로 시작하며 발진하는 것을 특징으로 하는 충전 펌프.
  11. 제1,2,6,7,9 또는 10항에 있어서, 상기 충전 펌프는, 상기 저장 캐패시터(5)의 상기 또다른 단자(6)에 접속되어 푸시 풀 신호에 의해 제어되는 2개의 충전 펌프를 구비한 푸시 풀 구조인 것을 특징으로 하는 충전 펌프.
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