JPH10188558A - 出力電圧発生回路装置 - Google Patents
出力電圧発生回路装置Info
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- JPH10188558A JPH10188558A JP9362361A JP36236197A JPH10188558A JP H10188558 A JPH10188558 A JP H10188558A JP 9362361 A JP9362361 A JP 9362361A JP 36236197 A JP36236197 A JP 36236197A JP H10188558 A JPH10188558 A JP H10188558A
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Abstract
(57)【要約】
【課題】 高められた出力電圧を発生するための回路装
置であって、ｐチャネルＭＯＳ充電トランジスタが受け
る電圧ストレスが小さい回路装置を提供する。 【解決手段】 高められた出力電圧ＷＤＲＶを取り出す
ための出力端子２９に接続されている主電流経路とゲー
ト端子とを有するｐチャネルＭＯＳトランジスタ１と、
ｐチャネルＭＯＳトランジスタ１の主電流経路に接続さ
れているブーストキャパシタンス２と、出力端子２９に
接続されている第１の予充電トランジスタ３ならびにブ
ーストキャパシタンス２に接続されている第２の予充電
トランジスタ４と、第１の相の間はｐチャネルＭＯＳト
ランジスタ１のゲート端子が低い電位に保たれ、また予
充電トランジスタ３、４がスイツチオンされているよう
に、第１の相の間はｐチャネルＭＯＳトランジスタ１の
ゲート端子が浮動電位を有するように、またｐチャネル
ＭＯＳトランジスタ１の主電流経路と反対側のブースト
キャパシタンス２の端子が第１の相の間は低い電位を有
し、また第２の相の間は高い電位を有するように制御す
る制御回路手段２０、…、２８とを含んでいる。
置であって、ｐチャネルＭＯＳ充電トランジスタが受け
る電圧ストレスが小さい回路装置を提供する。 【解決手段】 高められた出力電圧ＷＤＲＶを取り出す
ための出力端子２９に接続されている主電流経路とゲー
ト端子とを有するｐチャネルＭＯＳトランジスタ１と、
ｐチャネルＭＯＳトランジスタ１の主電流経路に接続さ
れているブーストキャパシタンス２と、出力端子２９に
接続されている第１の予充電トランジスタ３ならびにブ
ーストキャパシタンス２に接続されている第２の予充電
トランジスタ４と、第１の相の間はｐチャネルＭＯＳト
ランジスタ１のゲート端子が低い電位に保たれ、また予
充電トランジスタ３、４がスイツチオンされているよう
に、第１の相の間はｐチャネルＭＯＳトランジスタ１の
ゲート端子が浮動電位を有するように、またｐチャネル
ＭＯＳトランジスタ１の主電流経路と反対側のブースト
キャパシタンス２の端子が第１の相の間は低い電位を有
し、また第２の相の間は高い電位を有するように制御す
る制御回路手段２０、…、２８とを含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐチャネルＭＯＳ
トランジスタおよびブーストキャパシタンスを有する、
高められた出力電圧を発生するための回路装置に関す
る。
トランジスタおよびブーストキャパシタンスを有する、
高められた出力電圧を発生するための回路装置に関す
る。
【０００２】
【従来の技術】印加されている供給電圧以上に高められ
た出力電圧を発生するこのような回路装置は、多数の半
導体回路、特に半導体メモリに使用されている。半導体
メモリ、たとえばＤＲＡＭの１トランジスタメモリセル
は、情報ビットを記憶するためのメモリキャパシタンス
とトランスファトランジスタとを含んでおり、このトラ
ンスファトランジスタを介して、メモリキャパシタンス
がトランスファトランジスタの主電流経路を介してワー
ド線に接続されることによって、メモリセルにアクセス
される。情報ビットを供給電圧の完全なレベルの高さで
セルに記憶するためには、トランスファトランジスタに
おけるゲート電位がその固有のしきい電圧だけ供給電圧
の上にあることが必要である。しかし、トランスファト
ランジスタの通常小さいチャネル幅およびその高い基板
ソース電圧のゆえに、しきい電圧は比較的高い。
た出力電圧を発生するこのような回路装置は、多数の半
導体回路、特に半導体メモリに使用されている。半導体
メモリ、たとえばＤＲＡＭの１トランジスタメモリセル
は、情報ビットを記憶するためのメモリキャパシタンス
とトランスファトランジスタとを含んでおり、このトラ
ンスファトランジスタを介して、メモリキャパシタンス
がトランスファトランジスタの主電流経路を介してワー
ド線に接続されることによって、メモリセルにアクセス
される。情報ビットを供給電圧の完全なレベルの高さで
セルに記憶するためには、トランスファトランジスタに
おけるゲート電位がその固有のしきい電圧だけ供給電圧
の上にあることが必要である。しかし、トランスファト
ランジスタの通常小さいチャネル幅およびその高い基板
ソース電圧のゆえに、しきい電圧は比較的高い。
【０００３】半導体メモリのトランスファトランジスタ
を駆動するための高められた電圧を発生するための回路
装置はヨーロッパ特許出願公開第 0635837号明細書に記
載されている。そこに示されている電荷ポンプはｐチャ
ネルＭＯＳトランジスタを含んでおり、それを介してブ
ーストキャパシタンスを有する出力側の充電キャパシタ
ンスが充電される。充電過程は発振器により制御され、
また連続的に実行され、その際に出力電圧は持続的に生
じている。従って、高められた電圧をトランスファトラ
ンジスタに伝達するためには、追加的なスイツチが必要
である。ｐチャネルＭＯＳトランジスタのゲート端子は
０Ｖであるのに対し、その主電流経路の端子の１つは既
に、充電コンデンサに印加され供給電圧以上に高められ
ている出力電圧に接続されている。ｐチャネル充電トラ
ンジスタのゲート酸化物は高められた電圧ストレスに曝
されている。さらに、負荷トランジスタの主電流経路の
端子間に印加されている電圧はポンプ過程の間に方向を
切換える。従って、充電トランジスタが配置されている
ドーピングウェル内の電流の流れを避けるための特別な
処置が述べられている。
を駆動するための高められた電圧を発生するための回路
装置はヨーロッパ特許出願公開第 0635837号明細書に記
載されている。そこに示されている電荷ポンプはｐチャ
ネルＭＯＳトランジスタを含んでおり、それを介してブ
ーストキャパシタンスを有する出力側の充電キャパシタ
ンスが充電される。充電過程は発振器により制御され、
また連続的に実行され、その際に出力電圧は持続的に生
じている。従って、高められた電圧をトランスファトラ
ンジスタに伝達するためには、追加的なスイツチが必要
である。ｐチャネルＭＯＳトランジスタのゲート端子は
０Ｖであるのに対し、その主電流経路の端子の１つは既
に、充電コンデンサに印加され供給電圧以上に高められ
ている出力電圧に接続されている。ｐチャネル充電トラ
ンジスタのゲート酸化物は高められた電圧ストレスに曝
されている。さらに、負荷トランジスタの主電流経路の
端子間に印加されている電圧はポンプ過程の間に方向を
切換える。従って、充電トランジスタが配置されている
ドーピングウェル内の電流の流れを避けるための特別な
処置が述べられている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の回路装置であって、ｐチャネルＭＯＳ
充電トランジスタが受ける電圧ストレスが小さい回路装
置を提供することにある。
に記載した種類の回路装置であって、ｐチャネルＭＯＳ
充電トランジスタが受ける電圧ストレスが小さい回路装
置を提供することにある。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項１に記載されている特徴を有する回路装置
により解決される。
れば、請求項１に記載されている特徴を有する回路装置
により解決される。
【０００６】充電トランジスタのゲート電位が電荷ポン
プ相の間に浮動状態に保たれることにより、ゲート酸化
物における許容し得ない高い電圧負荷が避けられる。ポ
ンプ相はその際に、出力電圧が供給電圧以上に高められ
る時間である。充電トランジスタにおける寄生的キャパ
シタンスによりゲート電位が電圧上昇の間はこれに随伴
するので、トランジスタは導通状態にとどまる。しか
し、それにもかかわらず、充電トランジスタのゲートと
ドレインおよびソースに対するドーピング領域との間の
電圧は供給電圧よりも小さい。
プ相の間に浮動状態に保たれることにより、ゲート酸化
物における許容し得ない高い電圧負荷が避けられる。ポ
ンプ相はその際に、出力電圧が供給電圧以上に高められ
る時間である。充電トランジスタにおける寄生的キャパ
シタンスによりゲート電位が電圧上昇の間はこれに随伴
するので、トランジスタは導通状態にとどまる。しか
し、それにもかかわらず、充電トランジスタのゲートと
ドレインおよびソースに対するドーピング領域との間の
電圧は供給電圧よりも小さい。
【０００７】本発明の有利な実施態様は従属請求項にあ
げられている。
げられている。
【０００８】充電トランジスタの主電流経路の両端子に
おける予充電トランジスタならびに出力側の放電トラン
ジスタおよび相応の進行制御により、出力電圧の各ポン
プサイクルの間に０Ｖから高められた出力電圧値までの
値範囲が通過されることが達成される。充電トランジス
タの主電流経路の端子における電圧はその際に常に等し
く方向付けされた状態にとどまる。従って、充電トラン
ジスタが接続されているドーピングウェルは容易にブー
ストキャパシタンスの側にあるから電圧節点に接続され
得る。
おける予充電トランジスタならびに出力側の放電トラン
ジスタおよび相応の進行制御により、出力電圧の各ポン
プサイクルの間に０Ｖから高められた出力電圧値までの
値範囲が通過されることが達成される。充電トランジス
タの主電流経路の端子における電圧はその際に常に等し
く方向付けされた状態にとどまる。従って、充電トラン
ジスタが接続されているドーピングウェルは容易にブー
ストキャパシタンスの側にあるから電圧節点に接続され
得る。
【０００９】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【００１０】図１の回路はｐチャネルＭＯＳトランジス
タ１を含んでおり、その主電流経路は出力端子２９とブ
ーストコンデンサ２との間（端子３１）に接続されてい
る。端子２９には、電位ＶＤＤ、ＶＳＳによる供給電圧
にくらべて高い出力電圧を供給する出力信号ＷＤＲＶが
出力されている。第１のｎチャネルＭＯＳトランジスタ
３は予充電トランジスタとして出力端子２９と正の供給
電位ＶＤＤに対する端子との間に接続されている。第２
のｎチャネルＭＯＳトランジスタ４はトランジスタ１の
ブーストコンデンサ側の端子と供給電位ＶＤＤとの間に
配置されている。ｎチャネルＭＯＳトランジスタ６は放
電トランジスタとしての役割をし、また出力端子２９と
接地電位ＶＳＳに対する端子との間に配置されている。
タ１を含んでおり、その主電流経路は出力端子２９とブ
ーストコンデンサ２との間（端子３１）に接続されてい
る。端子２９には、電位ＶＤＤ、ＶＳＳによる供給電圧
にくらべて高い出力電圧を供給する出力信号ＷＤＲＶが
出力されている。第１のｎチャネルＭＯＳトランジスタ
３は予充電トランジスタとして出力端子２９と正の供給
電位ＶＤＤに対する端子との間に接続されている。第２
のｎチャネルＭＯＳトランジスタ４はトランジスタ１の
ブーストコンデンサ側の端子と供給電位ＶＤＤとの間に
配置されている。ｎチャネルＭＯＳトランジスタ６は放
電トランジスタとしての役割をし、また出力端子２９と
接地電位ＶＳＳに対する端子との間に配置されている。
【００１１】ブーストコンデンサ２のトランジスタ１と
反対側の端子３０が低い電位（たとえば接地電位ＶＳ
Ｓ）にあるのに対し、ブーストコンデンサ２は予充電ト
ランジスタ４を経て充電される。相応の仕方で出力端子
２９は予充電トランジスタ３を経て予充電される。続い
てトランジスタ１が端子２９、３１の間の電位等化のた
めに導通状態に切換えられる。その後にそのゲート端子
は浮動電位に保たれ、またブーストコンデンサ２の端子
３０が高い電位（たとえば電位ＶＤＤ）に高められ、従
って出力信号ＷＤＲＶはブーストコンデンサ電圧だけ正
の供給電位ＶＤＤ以上に高められた電位を有する。スイ
ッチオフの際に端子２９はいまや導通状態に切換えられ
ているトランジスタ６を経て放電され、また接地電位Ｖ
ＳＳに引き寄せられ、ブーストコンデンサ２の端子３０
は再び低い電位におかれる。
反対側の端子３０が低い電位（たとえば接地電位ＶＳ
Ｓ）にあるのに対し、ブーストコンデンサ２は予充電ト
ランジスタ４を経て充電される。相応の仕方で出力端子
２９は予充電トランジスタ３を経て予充電される。続い
てトランジスタ１が端子２９、３１の間の電位等化のた
めに導通状態に切換えられる。その後にそのゲート端子
は浮動電位に保たれ、またブーストコンデンサ２の端子
３０が高い電位（たとえば電位ＶＤＤ）に高められ、従
って出力信号ＷＤＲＶはブーストコンデンサ電圧だけ正
の供給電位ＶＤＤ以上に高められた電位を有する。スイ
ッチオフの際に端子２９はいまや導通状態に切換えられ
ているトランジスタ６を経て放電され、また接地電位Ｖ
ＳＳに引き寄せられ、ブーストコンデンサ２の端子３０
は再び低い電位におかれる。
【００１２】図１に示されている回路の機能を以下に詳
細に図２に示されている信号経過ダイアグラムにより説
明する。最初に端子３１がトランジスタ４を介して正の
供給電位ＶＤＤから充電される。端子３１における信号
Ａはその後に正の供給電位からｎチャネルトランジスタ
４のしきい電圧を差し引いた電位（ＶＤＤ−Ｖｔｈｎ）
を有する。信号ＲＩＮＴＮの能動化により、すなわち信
号ＲＩＮＴＮがＨレベルからＬレベルへ移行するとき、
既に供給電位ＶＤＤの上にある電位を発生する回路装置
５が能動化され、それによってトランジスタ４が十分に
高いゲート電圧により駆動されるので、端子３１が供給
電位ＶＤＤに完全に高められる（図２中の個所５０）。
信号ＸＶＬＤの能動化によりポンプ過程が開始される。
半導体メモリにおいて信号ＸＶＬＤは、メモリセル領域
に対するアクセスアドレスが安定に存在しているときに
発生される。トランジスタ６のゲート端子における信号
Ｄは信号ＸＶＬＤからインバ−タ７を介して発生され
る。それにより放電トランジスタ６がスイッチオフされ
る。そのすぐ後に２つのインバ−タ８、９を介して信号
ＸＶＬＤから、予充電トランジスタ３のゲート端子を駆
動する信号Ｅのエッジが発生される。それにより出力端
子２９における電位が供給電位ＶＤＤからトランジスタ
３のしきい電圧を差し引いた電位に高められる（個所５
１）。重要なことは、供給電圧端子の間に導通している
電流経路が存在しないように、トランジスタ６、３が上
記の仕方で時間的にずらされてスイッチオフまたはスイ
ッチオンされることである。
細に図２に示されている信号経過ダイアグラムにより説
明する。最初に端子３１がトランジスタ４を介して正の
供給電位ＶＤＤから充電される。端子３１における信号
Ａはその後に正の供給電位からｎチャネルトランジスタ
４のしきい電圧を差し引いた電位（ＶＤＤ−Ｖｔｈｎ）
を有する。信号ＲＩＮＴＮの能動化により、すなわち信
号ＲＩＮＴＮがＨレベルからＬレベルへ移行するとき、
既に供給電位ＶＤＤの上にある電位を発生する回路装置
５が能動化され、それによってトランジスタ４が十分に
高いゲート電圧により駆動されるので、端子３１が供給
電位ＶＤＤに完全に高められる（図２中の個所５０）。
信号ＸＶＬＤの能動化によりポンプ過程が開始される。
半導体メモリにおいて信号ＸＶＬＤは、メモリセル領域
に対するアクセスアドレスが安定に存在しているときに
発生される。トランジスタ６のゲート端子における信号
Ｄは信号ＸＶＬＤからインバ−タ７を介して発生され
る。それにより放電トランジスタ６がスイッチオフされ
る。そのすぐ後に２つのインバ−タ８、９を介して信号
ＸＶＬＤから、予充電トランジスタ３のゲート端子を駆
動する信号Ｅのエッジが発生される。それにより出力端
子２９における電位が供給電位ＶＤＤからトランジスタ
３のしきい電圧を差し引いた電位に高められる（個所５
１）。重要なことは、供給電圧端子の間に導通している
電流経路が存在しないように、トランジスタ６、３が上
記の仕方で時間的にずらされてスイッチオフまたはスイ
ッチオンされることである。
【００１３】充電トランジスタ１のゲート端子は、供給
電圧ＶＤＤ、ＶＳＳの間に接続されており、それらの主
電流経路で直列に接続されている２つのｐチャネルＭＯ
Ｓトランジスタ２０、２１を含んでいる電流経路、すな
わちトランジスタ２０、２１の結合節点に接続されてい
る。接地側のトランジスタ２１のゲート端子はＮＡＮＤ
ゲート２２を介して駆動される。ゲート２２の入力端は
信号ＸＶＬＤにより制御され、その際にこの信号は一方
では第１の遅延要素２３を介してＮＡＮＤゲート２２に
与えられ、また他方ではそれに対して直列に位置してい
る別の遅延要素２４ならびにインバ−タ２５を介してＮ
ＡＮＤゲート２２に与えられる。これにより、遅延要素
２３により生ずる遅延時間の経過の後にトランジスタ２
１のゲート端子における信号Ｂが接地電位に引き寄せら
れる（個所５２）。それによりトランジスタ１のゲート
電位が接地電位ＶＳＳにトランジスタ２１のしきい電圧
を加えた電位（ＶＳＳ＋ＶＴｈｐ）におかれる（個所５
３）。トランジスタ１がこうして完全に導通状態に切換
えられるので、端子２９、３１の間の電位等化が行われ
る（個所５４）。第２の遅延要素２４およびインバ−タ
２５により生ずる遅延の後にＮＡＮＤゲート２２を介し
てトランジスタ２１が再びスイッチオフされる（個所５
５、５６）。
電圧ＶＤＤ、ＶＳＳの間に接続されており、それらの主
電流経路で直列に接続されている２つのｐチャネルＭＯ
Ｓトランジスタ２０、２１を含んでいる電流経路、すな
わちトランジスタ２０、２１の結合節点に接続されてい
る。接地側のトランジスタ２１のゲート端子はＮＡＮＤ
ゲート２２を介して駆動される。ゲート２２の入力端は
信号ＸＶＬＤにより制御され、その際にこの信号は一方
では第１の遅延要素２３を介してＮＡＮＤゲート２２に
与えられ、また他方ではそれに対して直列に位置してい
る別の遅延要素２４ならびにインバ−タ２５を介してＮ
ＡＮＤゲート２２に与えられる。これにより、遅延要素
２３により生ずる遅延時間の経過の後にトランジスタ２
１のゲート端子における信号Ｂが接地電位に引き寄せら
れる（個所５２）。それによりトランジスタ１のゲート
電位が接地電位ＶＳＳにトランジスタ２１のしきい電圧
を加えた電位（ＶＳＳ＋ＶＴｈｐ）におかれる（個所５
３）。トランジスタ１がこうして完全に導通状態に切換
えられるので、端子２９、３１の間の電位等化が行われ
る（個所５４）。第２の遅延要素２４およびインバ−タ
２５により生ずる遅延の後にＮＡＮＤゲート２２を介し
てトランジスタ２１が再びスイッチオフされる（個所５
５、５６）。
【００１４】ブーストコンデンサ２の端子３０はインバ
−タ２８を介して別のＮＡＮＤゲート２７と接続されて
いる。その入力端は信号ＸＶＬＤと遅延要素２３、２４
ならびにインバ−タ２５、２６により遅らされた信号Ｘ
ＶＬＤとにより駆動される。それにより、端子３１が接
地電位ＶＳＳから正の供給電位ＶＤＤに高められる（個
所６３、５７）。トランジスタ１のゲート端子を駆動す
る電流経路のトランジスタ２１、２０が共に遮断してい
ることにより、トランジスタ１のゲート電位は浮動電位
として挙動する。このことは、ゲート電位が能動的に固
定レベルに保たれずに、寄生的に影響を及ぼす配線に相
応して挙動することを意味する。その際に特にチャネル
へのゲートの寄生的なキャパシタンスならびにトランジ
スタ１の主電流経路のドレインおよびソースのドーピン
グ領域へのその寄生的なキャパシタンスが有効となる。
単位長あたりのキャパシタンスは主としてゲート酸化物
の厚みにより設定される。たとえばトランジスタ２０、
２１のドレインまたはソースドーピング領域にくらべて
のゲート端子の静電容量性負荷は上記の寄生的なキャパ
シタンスにくらべてはるかに小さい。トランジスタ１の
ゲート電位は、浮動しているので、正の供給電位ＶＤＤ
を越えての端子３１の電位の上昇に静電容量的に追従す
る。従ってトランジスタ１は、端子３１に印加されてい
る電位を出力端子２９に伝達するため、十分な導通状態
にとどまる（個所５８）。これにより出力信号ＷＤＲＶ
が所望の高められた出力電圧にある。それにより半導体
メモリのセル領域内の信号ＷＤＲＶにより駆動されるト
ランスファトランジスタは、全作動電圧ＶＤＤが接続さ
れているメモリコンデンサに伝達することが可能にな
る。
−タ２８を介して別のＮＡＮＤゲート２７と接続されて
いる。その入力端は信号ＸＶＬＤと遅延要素２３、２４
ならびにインバ−タ２５、２６により遅らされた信号Ｘ
ＶＬＤとにより駆動される。それにより、端子３１が接
地電位ＶＳＳから正の供給電位ＶＤＤに高められる（個
所６３、５７）。トランジスタ１のゲート端子を駆動す
る電流経路のトランジスタ２１、２０が共に遮断してい
ることにより、トランジスタ１のゲート電位は浮動電位
として挙動する。このことは、ゲート電位が能動的に固
定レベルに保たれずに、寄生的に影響を及ぼす配線に相
応して挙動することを意味する。その際に特にチャネル
へのゲートの寄生的なキャパシタンスならびにトランジ
スタ１の主電流経路のドレインおよびソースのドーピン
グ領域へのその寄生的なキャパシタンスが有効となる。
単位長あたりのキャパシタンスは主としてゲート酸化物
の厚みにより設定される。たとえばトランジスタ２０、
２１のドレインまたはソースドーピング領域にくらべて
のゲート端子の静電容量性負荷は上記の寄生的なキャパ
シタンスにくらべてはるかに小さい。トランジスタ１の
ゲート電位は、浮動しているので、正の供給電位ＶＤＤ
を越えての端子３１の電位の上昇に静電容量的に追従す
る。従ってトランジスタ１は、端子３１に印加されてい
る電位を出力端子２９に伝達するため、十分な導通状態
にとどまる（個所５８）。これにより出力信号ＷＤＲＶ
が所望の高められた出力電圧にある。それにより半導体
メモリのセル領域内の信号ＷＤＲＶにより駆動されるト
ランスファトランジスタは、全作動電圧ＶＤＤが接続さ
れているメモリコンデンサに伝達することが可能にな
る。
【００１５】作動の確実さを高めるため、トランジスタ
１のゲート電位を正の供給電位ＶＤＤに制限する回路１
０が設けられている。これは、ｐチャネルＭＯＳトラン
ジスタ１のｎウェルへの寄生ダイオードが導通状態にな
ることを阻止しなければならない。回路１０としては従
来通常の制限回路が設けられている。このような回路は
たとえばｎチャネルＭＯＳトランジスタから成るＭＯＳ
ダイオードを含んでおり、そのゲート端子はその主電流
経路の端子と一緒にトランジスタ１のゲート端子に接続
されており、またその主電流経路の他方の端子は電位Ｖ
ＤＤ−ＶＴｈｎに接続されている。
１のゲート電位を正の供給電位ＶＤＤに制限する回路１
０が設けられている。これは、ｐチャネルＭＯＳトラン
ジスタ１のｎウェルへの寄生ダイオードが導通状態にな
ることを阻止しなければならない。回路１０としては従
来通常の制限回路が設けられている。このような回路は
たとえばｎチャネルＭＯＳトランジスタから成るＭＯＳ
ダイオードを含んでおり、そのゲート端子はその主電流
経路の端子と一緒にトランジスタ１のゲート端子に接続
されており、またその主電流経路の他方の端子は電位Ｖ
ＤＤ−ＶＴｈｎに接続されている。
【００１６】スイッチオフ過程は信号ＸＶＬＤの立ち下
がりエッジにより開始される。それによりインバ−タ７
を介しての遅延後にトランジスタ６がスイッチオンさ
れ、また信号ＷＤＲＶが接地電位まで引き寄せられる
（個所５９）。さらにその間にインバ−タ８、９を介し
ての遅延後に信号ＥがＨレベルからＬレベルへ切換えら
れる。その際に注意すべきことは、トランジスタ３のゲ
ート‐ソース間電圧は常にそのしきい電圧よりも小さ
く、従ってトランジスタ３はスイッチオフされており、
また供給電圧端子の間に導通する電流経路は存在しない
ことである。信号Ｅの放電エッジが信号ＷＤＲＶのエッ
ジよりも速く立ち下がることによって、信号ＷＤＲＶは
常にトランジスタ３のゲートにおける電位よりも大きい
と好適である。信号Ｄ、Ｅのこのスイッチング挙動はイ
ンバ−タ７および９、８の相応の設計により達成され
る。トランジスタ６のスイッチオンにより、トランジス
タ１が短時間導通する（個所６０）ので、端子３１の電
位が下げられる（個所６１）。信号ＸＶＬＤの立ち下が
りエッジにより端子３０もＮＡＮＤゲート２７およびイ
ンバ−タ２８を介して接地電位に引き寄せられるので、
端子３１の放電がサポートされる（個所６４）。トラン
ジスタ１が次いで、電位ＶＤＤと接続されているトラン
ジスタ２０が導通状態に切換えられる（個所６１）こと
によって、完全にスイッチオフされる。端子３１は次い
で再び電位ＶＤＤ−ＶＴｈｎに引き寄せられ（個所６
２）、従って出発状態になる。
がりエッジにより開始される。それによりインバ−タ７
を介しての遅延後にトランジスタ６がスイッチオンさ
れ、また信号ＷＤＲＶが接地電位まで引き寄せられる
（個所５９）。さらにその間にインバ−タ８、９を介し
ての遅延後に信号ＥがＨレベルからＬレベルへ切換えら
れる。その際に注意すべきことは、トランジスタ３のゲ
ート‐ソース間電圧は常にそのしきい電圧よりも小さ
く、従ってトランジスタ３はスイッチオフされており、
また供給電圧端子の間に導通する電流経路は存在しない
ことである。信号Ｅの放電エッジが信号ＷＤＲＶのエッ
ジよりも速く立ち下がることによって、信号ＷＤＲＶは
常にトランジスタ３のゲートにおける電位よりも大きい
と好適である。信号Ｄ、Ｅのこのスイッチング挙動はイ
ンバ−タ７および９、８の相応の設計により達成され
る。トランジスタ６のスイッチオンにより、トランジス
タ１が短時間導通する（個所６０）ので、端子３１の電
位が下げられる（個所６１）。信号ＸＶＬＤの立ち下が
りエッジにより端子３０もＮＡＮＤゲート２７およびイ
ンバ−タ２８を介して接地電位に引き寄せられるので、
端子３１の放電がサポートされる（個所６４）。トラン
ジスタ１が次いで、電位ＶＤＤと接続されているトラン
ジスタ２０が導通状態に切換えられる（個所６１）こと
によって、完全にスイッチオフされる。端子３１は次い
で再び電位ＶＤＤ−ＶＴｈｎに引き寄せられ（個所６
２）、従って出発状態になる。
【００１７】図１に示されている実施例では、端子３１
の側のトランジスタ１の主電流経路の端子は常に出力端
子２９の側の主電流経路の端子よりも高い電位を有す
る。従って、ｐチャネルＭＯＳトランジスタ１がｐ基板
において実現されているｎドーピングウェルをブースト
コンデンサ２の側の導通経路、たとえば相応のそれに接
続されているドーピング領域に接続すると好適である。
基板ウェルダイオードはこうして常に確実に阻止されて
いる。
の側のトランジスタ１の主電流経路の端子は常に出力端
子２９の側の主電流経路の端子よりも高い電位を有す
る。従って、ｐチャネルＭＯＳトランジスタ１がｐ基板
において実現されているｎドーピングウェルをブースト
コンデンサ２の側の導通経路、たとえば相応のそれに接
続されているドーピング領域に接続すると好適である。
基板ウェルダイオードはこうして常に確実に阻止されて
いる。
【００１８】ブーストコンデンサ２のキャパシタンス値
はブーストコンデンサ２と出力端子２９に接続される静
電容量負荷との間の静電容量分圧に基づいて出力電圧の
所望の高さを考慮に入れて計算される。以上説明した回
路は比較的小さい占有面積および少数の構成要素を有す
る。たとい接地電位（０Ｖ）から正の供給電位ＶＤＤの
上までに位置している高められた出力電圧の範囲が各ポ
ンプ過程の際に通過されるとしても、臨界的な電圧も望
ましくないウェル効果も生じない。充電トランジスタ１
のゲートとドーピング領域との間に生ずる電圧は供給電
圧ＶＳＳ、ＶＤＤよりも小さいので、トランジスタ１の
ゲート酸化物における過大な電圧ストレスが避けられ
る。
はブーストコンデンサ２と出力端子２９に接続される静
電容量負荷との間の静電容量分圧に基づいて出力電圧の
所望の高さを考慮に入れて計算される。以上説明した回
路は比較的小さい占有面積および少数の構成要素を有す
る。たとい接地電位（０Ｖ）から正の供給電位ＶＤＤの
上までに位置している高められた出力電圧の範囲が各ポ
ンプ過程の際に通過されるとしても、臨界的な電圧も望
ましくないウェル効果も生じない。充電トランジスタ１
のゲートとドーピング領域との間に生ずる電圧は供給電
圧ＶＳＳ、ＶＤＤよりも小さいので、トランジスタ１の
ゲート酸化物における過大な電圧ストレスが避けられ
る。
【図１】高められた出力電圧を発生するための本発明に
よる回路装置の結線図。
よる回路装置の結線図。
【図２】図１の回路に生ずる信号のタイムダイアグラ
ム。
ム。
【符号の説明】 １ ｐチャネルＭＯＳトランジスタ ２ ブーストキャパシタンス ３ 第１の予充電トランジスタ ４ 第２の予充電トランジスタ ６ ｎチャネルＭＯＳトランジスタ ８、９ インバ−タ ２０、２１ ｐチャネルＭＯＳトランジスタ ２２ ＮＡＮＤゲート ２３ 第１の遅延要素 ２４ 第２の遅延要素 ２５、２６ インバ−タ ２７ 論理ゲート ２９ 出力端子 ３１ 節点 ＷＤＲＶ 出力電圧
Claims (7)
- 【請求項１】 高められた出力電圧を発生するための回
路装置において、 −高められた出力電圧（ＷＤＲＶ）を取り出すための出
力端子（２９）に接続されている主電流経路とゲート端
子とを有するｐチャネルＭＯＳトランジスタ（１）と、 −ｐチャネルＭＯＳトランジスタ（１）の主電流経路に
接続されているブーストキャパシタンス（２）と、 −出力端子（２９）に接続されている第１の予充電トラ
ンジスタ（３）ならびにブーストキャパシタンス（２）
に接続されている第２の予充電トランジスタ（４）と、 −第１の相の間はｐチャネルＭＯＳトランジスタ（１）
のゲート端子が低い電位に保たれ、また予充電トランジ
スタ（３、４）がスイツチオンされるように、第１の相
の間はｐチャネルＭＯＳトランジスタ（１）のゲート端
子が浮動電位を有するように、またｐチャネルＭＯＳト
ランジスタ（１）の主電流経路と反対側のブーストキャ
パシタンス（２）の端子が第１の相の間は低い電位を有
し、また第２の相の間は高い電位を有するように制御す
る制御回路手段（２０、…、２８）とを含んでいること
を特徴とする回路装置。 - 【請求項２】 制御回路手段（２０、…、２８）が、供
給電圧の正極（ＶＤＤ）に対する端子に接続されている
第１のトランジスタ（２０）と、供給電圧の負極（ＶＳ
Ｓ）に対する端子に接続されている第２のトランジスタ
（２１）とを有する電流経路を含んでおり、それらの結
合節点がｐチャネルＭＯＳトランジスタ（１）のゲート
に接続されており、第２のトランジスタ（２１）が第１
の相の間は導通状態に切換えられており、トランジスタ
（２０、２１）のいずれも第２の相の間は導通状態にな
く、また第１のトランジスタ（２０）が第１および第２
の相の外側では導通状態に切換えられていることを特徴
とする請求項１記載の回路装置。 - 【請求項３】 第２の予充電トランジスタ（４）が、高
められた電圧を第１の相の間に、また時間をその前に発
生する回路装置（５）により駆動されることを特徴とす
る請求項１または２記載の回路装置。 - 【請求項４】 制御回路手段（２０、…、２８）が制御
信号（ＸＶＬＤ）を供給可能であり、制御信号（ＸＶＬ
Ｄ）が第１の遅延要素およびその後に接続されている第
２の遅延要素（２３、２４）を介して遅延可能であり、
第１の遅延要素（２３）の出力により電流経路の第１の
トランジスタ（２０）が駆動可能であり、また論理ゲー
ト（２２）を介して第２のトランジスタ（２１）が駆動
可能であり、第２の遅延要素（２４）の出力により論理
ゲート（２２）を介して第２のトランジスタ（２１）が
駆動可能であり、また第２の遅延要素（２４）の出力に
より、また制御信号（ＸＶＬＤ）により別の論理ゲート
（２７）を介してブーストコンデンサ（２）がｐチャネ
ルＭＯＳトランジスタ（１）の主電流経路と反対側の端
子（３０）において駆動可能であることを特徴とする請
求項２記載の回路装置。 - 【請求項５】 ｐチャネルＭＯＳトランジスタ（１）の
ゲート端子が、ゲート端子の電位を供給電圧の正極にお
ける電位（ＶＤＤ）に制限し得る回路手段（１０）に接
続されていることを特徴とする請求項１ないし４の１つ
に記載の回路装置。 - 【請求項６】 出力トランジスタ（２９）に接続されて
いる放電トランジスタ（６）を含んでおり、この放電ト
ランジスタが第１および第２の相の外側で導通状態に切
換えられていることを特徴とする請求項１ないし５の１
つに記載の回路装置。 - 【請求項７】 ｐチャネルＭＯＳトランジスタ（１）が
ｐ基板内のｎウェルに実現されており、またこのウェル
がブーストコンデンサ（２）と結合されている回路端子
（３１）に接続されていることを特徴とする請求項６記
載の回路装置。
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188558A true JPH10188558A (ja) | 1998-07-21 |
| JP3718040B2 JP3718040B2 (ja) | 2005-11-16 |
Family
ID=7814524
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| JP (1) | JP3718040B2 (ja) |
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| KR100364427B1 (ko) * | 2000-12-30 | 2002-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 고 효율 펌프회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0812754B2 (ja) * | 1990-08-20 | 1996-02-07 | 富士通株式会社 | 昇圧回路 |
| KR940003153B1 (ko) * | 1991-04-12 | 1994-04-15 | 금성일렉트론 주식회사 | 백바이어스 발생회로 |
| DE4324855C1 (de) * | 1993-07-23 | 1994-09-22 | Siemens Ag | Ladungspumpe |
| US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
| JP3128425B2 (ja) * | 1994-04-08 | 2001-01-29 | 株式会社東芝 | 半導体記憶装置 |
| US5677645A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Vccp pump for low voltage operation |
| KR0172850B1 (ko) * | 1995-11-23 | 1999-03-30 | 문정환 | 고효율 전하 펌프회로 |
| US5703827A (en) * | 1996-02-29 | 1997-12-30 | Monolithic System Technology, Inc. | Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array |
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1996
- 1996-12-12 DE DE19651768A patent/DE19651768C1/de not_active Expired - Fee Related
-
1997
- 1997-12-08 EP EP97121614A patent/EP0848484B1/de not_active Expired - Lifetime
- 1997-12-08 DE DE59708371T patent/DE59708371D1/de not_active Expired - Lifetime
- 1997-12-11 TW TW086118666A patent/TW357362B/zh not_active IP Right Cessation
- 1997-12-12 KR KR1019970068081A patent/KR100432985B1/ko not_active IP Right Cessation
- 1997-12-12 US US08/989,669 patent/US5905400A/en not_active Expired - Lifetime
- 1997-12-12 JP JP36236197A patent/JP3718040B2/ja not_active Expired - Fee Related
- 1997-12-12 CN CN97129720A patent/CN1130724C/zh not_active Expired - Fee Related
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| CN1189672A (zh) | 1998-08-05 |
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| DE59708371D1 (de) | 2002-11-07 |
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| EP0848484A3 (de) | 2000-01-12 |
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| KR19980064073A (ko) | 1998-10-07 |
| KR100432985B1 (ko) | 2004-07-16 |
| TW357362B (en) | 1999-05-01 |
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