CN1130724C - 用于产生增高的输出电压的电路配置 - Google Patents

Abstract

一种用于产生超过电源电压增高的输出电压(WDRV)的电路配置含有一自举电容(2)，该电容通过一P沟道金属氧化物晶体管(1)接在输出节点(29)上。控制器件(20......28)的作用在于，首先在P沟道金属氧化物晶体管(1)导通的情况下通过某预充电晶体管(3、4)对自举电容(2)和输出节点(29)预充电并且接着在移位阶段P沟道金属氧化物晶体管(1)的门端子被保持在悬浮电位上。从而可以避免加在门和P沟道金属氧化物晶体管(1)的主电流电路端子间的电压大于电源电压(VSS、VDD)情况的出现。

Description

用于产生增高的输出电压的电路配置

技术领域

本发明涉及一种用于产生增高的输出电压的、具有一个P沟道金属氧化物三极管和一个自举电容的电路配置。

背景技术

这种产生高于所加的电源电压的输出电压的电路配置，在大量的半导体电路中，尤其是半导体存储器中得到应用。半导体存储器的，例如动态随机存储器(DRAM)的单晶体管存储元含有一个用于存储一个信息位的存储电容以及一个传送晶体管，通过该传送晶体管可对存储元进行存取，其中存储电容通过传送晶体管的主电流电路与字线连接。为将信息位以电源电压完全电平的高度存储在存储元中，在传送晶体管上的栅极电位必须在高于电源电压的其自己的阈电压左右。但由于传送晶体管的沟道宽度通常较窄并且其基片-源极-电压很高，因而阈电压较高。

在EP-A-0635837中对一种用于产生增高的电压以对传送晶体管进行控制的、在半导体存储器中的电路配置做了说明。在其中所述的电荷泵具有一个P沟道金属氧化物晶体管，通过该晶体管利用一自举电容对一输出侧的充电电容进行充电。所以需要附加的开关，以便将增高的电压继续传送给传送晶体管。在P沟道金属氧化物晶体管的栅极端子在0V上时，它的主电流电路的其中一个端子已经与加在充电电容上的、高于电源电压的输出电压连接。P沟道充电晶体管的门电路氧化物要承受增高的电压负荷。另外，在泵过程中加在负载晶体管主电流电路的端子间的电压将变换方向。所以对用于避免在设置有充电晶体管的掺杂池内的通过电流的特殊措施做了说明。

发明内容

本发明的任务在于提出本说明书引言部分中所述方式的电路配置，在该电路配置中P沟道金属氧化物充电晶体管承受的电压负荷较小。

依照本发明，该任务通过具有如下特征的电路配置得以解决，该电路配置含有：

—一个具有主电流电路和一个栅极端子的P沟道金属氧化物晶体管，该主电流电路与用于分接增高的输出电压(WDRV)的输出端子连接，

—一个自举电容，该电容接在P沟道金属氧化物晶体管的主电流电路上，

—一个第一预充电晶体管，该晶体管与输出端子连接，以及一个第二预充电晶体管，该晶体管与自举电容连接，

—控制电路器件，所述控制电路器件含有一个电流电路，该电流电路带有第一晶体管，该晶体管与电源电压的正极的端子连接，并且带有第二晶体管，该晶体管与电源电压负极的端子连接，控制电路器件的耦合节点与P沟道金属氧化物晶体管的栅极连接，在第一阶段第二晶体管导通，在第二阶段没有任何一个晶体管导通并且在第一和第二阶段之外第一晶体管导通，它们的作用在于，在第一阶段将P沟道金属氧化物晶体管的栅极端子保持在低电位上并将预充电晶体管接通，在第二阶段使P沟道金属氧化物晶体管的栅极端子具有一个悬浮的电位并且在第一阶段自举电容的与P沟道金属氧化物晶体管的主电流电路相背的端子具有一个低电位并且在第二阶段具有一个高电位。

由于在充电泵阶段充电晶体管的栅极电位被保持在悬浮状态，因而可以避免在栅极氧化物上出现不允许高的电压负荷。其中泵阶段是输出电压被升高、超过电源电压的时段。通过在充电晶体管上的寄生电容在电压升高时栅极电位也随之升高，从而使晶体管保持导通。但在栅极与漏极和源极的掺杂区之间的电压尽管如此仍小于电源电压。

根据本发明的一有益的进一步设计，由电路配置对第二预充电晶体管进行控制，所述电路配置在第一阶段产生增高的电压并且在第一阶段前产生一个时间周期。

根据本发明的一有益的进一步设计，输送给控制电路器件一个控制信号，该控制信号被第一延迟网络和后置的第二延迟网络迟延，由第一延迟网络的输出控制电流电路的第一晶体管并通过逻辑门电路控制第二晶体管，由第二延迟网络的输出通过逻辑门电路控制第二晶体管并由第二延迟网络的输出和由控制信号通过另一逻辑门电路控制位于与P沟道金属氧化物晶体管的主电流电路相背的端子上的自举电容。

根据本发明的有益的进一步设计，P沟道金属氧化物晶体管与电路器件连接，栅极端子的电位通过该电路器件被限制在电源电压的正极上。

根据本发明的有益的进一步设计，具有一个与输出端子连接的放电晶体管，该晶体管在第一和第二阶段之外被导通。

根据本发明的一实施方式，在P基片上的n池内实现P沟道晶体管并且该池接在与自举电容耦合的电路节点上。

通过位于充电晶体管的主电流电路的两个端子以及一输出侧的放电晶体管和一相应的过程控制件位置上的预充电晶体管实现了在输出电压的每个泵周期内从0V至增高的输出电压值的值范围的循环。充电晶体管的主电流电路的端子上的电压始终保持相同的方向。所以接有充电晶体管的掺杂池可以直接地接在位于自举电容侧的电压节点上。

下面将对照附图对本发明做进一步的说明。

附图说明

图1用于产生增高的输出电压的本发明的电路配置的电路图；

图2在图1中出现的信号的时间过程图。

具体实施方式

图1的电路含有一个P沟道金属氧化物晶体管1，其主电流电路接在输出端子29和自举电容器2(节点31)之间。在端子29上加有一个输出信号WDRV，该信号提供高于电源电压电位VDD、VSS的输出电压。作为预充电晶体管的第一n沟道金属氧化物晶体管3接在输出端子29和正电源电位VDD的端子之间。第二预充电晶体管4设置在晶体管1的自举电容器侧的端子与电源电位VDD之间。n沟道金属氧化物晶体管6作为放电晶体管并且设置在输出端子29与地电位VSS的端子之间。

在自举电容器2的与晶体管1相背的端子30位于低电平(例如地电位VSS)时，该自举电容器通过预充电晶体管4被充电。输出节点29通过预充电晶体管3以相应的方式被预充电。接着为实现节点29、31间的电位均衡，晶体管1被导通。此后，其栅极端子被保持在悬浮电位上，并且自举电容2的端子30被提升到高电位(例如电位VDD)上，从而使输出信号WDRV具有一个在高于正的电源电位VDD的自举电容器电压左右的电位。在断开时，节点29通过这时被导通的晶体管6放电并被接在地电位VSS上，自举电容的端子30又重新被置于低电位上。

下面将对照在图2中所示的信号变化图对在图1中示出的电路的工作方式加以详细说明。开始时由正的电源电位VDD通过晶体管4对节点31进行充电。这样在节点31上的信号A就具有扣除了n沟道晶体管5阈电压的正的电源电位(VDD-Vthn)。随着信号RINTN的激活，即当信号RINTN由高电平过度到低电平时，配置4也被激活，该配置已产生一个高于电源电位VDD的电位，从而使晶体管4被一个充分高的栅极电压控制，以致节点31被完全提升到电源电位VDD上(图2的位置50)。随着信号XVLD的激活，泵过程被启动。只要存储单元场的存取地址是固定不变的，在半导体存储器中就会产生信号XVLD。由信号XVLD通过倒相器7产生在晶体管8的栅极端子上的信号XVLD。该信号促使放电晶体管6被断开。稍后，由信号XVLD通过两个倒相器8、9产生信号E的脉冲边沿，该信号将对预充电晶体管3的栅极端子进行控制。这样在输出端子29上的电位就被提升到扣除了晶体管3的阈电压的电源电位VDD上(位置51)。重要的是，晶体管6、3以上述方式时间移位地被断开或接通，从而在电源电压端子间不存在导通的电流电路。

充电晶体管1的栅极端子与一接在电源电压VDD、VSS间的电流电路连接，该电流电路具有两个其主电流电路串联的P沟道金属氧化物晶体管20、21。所述栅极端子接在晶体管20、21的耦合节点上。接地侧的晶体管21的栅极端子由一“与非”门22进行控制。由信号XVLD对其输入端进行激励，其中该信号一方面通过第一延迟网络23加在“与非”门22上并且另一方面通过另一个与其串联的延迟网络24以及一个倒相器25加在“与非”门上。这样就导致当由延迟网络23产生的延迟时间终止后，在晶体管21的栅极端子上的信号B被接地(位置52)。这样晶体管1的栅极电位就被置于加入晶体管21的阈电压的地电位上(VSS+VThp；位置53)。晶体管1因此完全导通，从而实现节点29、31间的电位均衡(位置54)。在由第二延迟网络24和倒相器25造成的延迟后，通过“与非”门22晶体管21又被断开(位置55、56)。

自举电容器2的端子30通过倒相器28与另一“与非”门27连接。其输入由信号XVLD以及经延迟网络23、24和倒相器25、26迟延的信号XVLD控制。这样就导致节点31这时由地电位VSS被提升到正的电源电位VDD(位置63、57)。由于控制晶体管1的栅极端子的电流电路的两个晶体管21、20被截止，故晶体管1的栅极电位处于悬浮状态。这意味着，栅极电位不是被有源地保持在固定电平上，而是根据寄生起作用的布线进行响应。此时尤其是至沟道的栅极的寄生电容以及另外其至晶体管1的主电流电路的漏极和源极的掺杂区的寄生电容起作用。分布电容量主要是由栅极氧化物厚度决定的。例如对应于晶体管20、21的漏极和源极掺杂区的栅极端子的残余电容负荷要大大小于上述寄生电容。由于处于悬浮状态，故随着节点31高于正的电源电位VDD的提升，晶体管1的栅极被电容跟踪。所以晶体管1仍充分导通，从而在节点31上所加的电位继续加到输出节点29(位置58)上。这时输出信号WDRV在所需的增高的输出电压上。因此采用在半导体存储器的存储单元区内的由信号WDRV控制的传送晶体管实现了将全工作电压VDD加到一相连接储存电容器上。

为提高工作可靠性，备有一个电路10，通过该电路晶体管1的栅极电位被限制在正的电源电位VDD上。此点将防止至P沟道金属氧化物晶体管1的n池的寄生二极管导通。电路10采用的是通用的限制电路。这种电路例如含有一个n沟道金属氧化物晶体管的一个金属氧化物二极管，该晶体管的栅极端子与其主电流电路的一个端子一起接在晶体管1的栅极端子上并且其主电流电路的另一端子接在电位VDD-VThn上。

用信号XVLD的后沿启动断路过程。接着在迟延后通过倒相器7晶体管6被接通并且信号WDRV被降到直至地电位(位置59)上。另外在此过程迟延后通过倒相器8、9信号E由高电平被转换到低电平。这里要注意的是，晶体管3的栅极-源极-电压始终低于阈电压，从而使晶体管3被断开并且在电源电压端子间没有导通的电流电路。信号WDRV宜始终大于晶体管3栅极上的电位，其中信号E的放电沿要快于信号WDRV边沿降落。信号D、E的该开关特性是通过倒相器7和9、8的相应的量度实现的。随着晶体管6的接通，节点31的电位下降，这是因为晶体管1短时间导通(位置60)之故。随着信号XVLD边沿的降落，节点30通过”与非”门27和倒相器28被接地，从而实现对节点31放电的辅助(位置64)。晶体管1接

Claims (6)

1、一种用于产生增高的输出电压的电路配置，含有：

—一个具有主电流电路和一个栅极端子的P沟道金属氧化物晶体管(1)，所述主电流电路与用于分接增高的输出电压(WDRV)的输出端子连接，

—一个自举电容(2)，该电容接在P沟道金属氧化物晶体管(1)的主电流电路上，

—一个第一预充电晶体管(3)，该晶体管与输出端子(29)连接，以及第二预充电晶体管(4)，该晶体管与自举电容(2)连接，

—控制电路器件(20……28)，所述控制电路器件(20……28)具有一个电流电路，该电流电路带有第一晶体管(20)，该晶体管与电源电压的正极(VDD)的端子连接，并且带有第二晶体管(21)，该晶体管与电源电压负极(VSS)的端子连接，控制电路器件的耦合节点与P沟道金属氧化物晶体管(1)的栅极连接，在第一阶段第二晶体管(21)导通，在第二阶段没有任何一个晶体管(20、21)导通并且在第一阶段和第二阶段之外第一晶体管(20)导通，它们的作用在于，在第一阶段将P沟道金属氧化物晶体管(1)的栅极端子保持在低电位上并将预充电晶体管(3、4)导通，在第二阶段使P沟道金属氧化物晶体管(1)的栅极端子具有一个悬浮的电位并且在第一阶段自举电容(2)的与P沟道金属氧化物晶体管(1)的主电流电路相背的端子具有一个低电位并且在第二阶段具有一个高电位。

2、依照权利要求1的电路配置，其特征在于：由电路配置(5)对第二预充电晶体管(4)进行控制，所述电路配置在第一阶段产生增高的电压并且在第一阶段前产生一个时间周期。

3、依照权利要求1的电路配置，其特征在于：输送给控制电路器件(20……28)一个控制信号(XVLD)，控制信号(XVLD)被第一延迟网络和后置的第二延迟网络(23、24)迟延，由第一延迟网络(23)的输出控制电流电路的第一晶体管(20)并通过逻辑门电路(22)控制第二晶体管(21)，由第二迟延网络(24)的输出通过逻辑门电路(22)控制第二晶体管(21)并由第二迟延网络(24)的输出和由控制信号(XVLD)通过另一逻辑门电路(27)控制位于与P沟道金属氧化物晶体管(1)的主电流电路相背的端子(30)上的自举电容(2)。

4、依照权利要求1或2的电路配置，其特征在于：P沟道金属氧化物晶体管(1)与电路器件(10)连接，栅极端子的电位通过该电路器件被限制在电源电压的正极(VDD)上。

5、依照权利要求1或2的电路配置，其特征在于一个与输出端子(29)连接的放电晶体管(6)，该晶体管在第一和第二阶段之外被导通。

6、依照权利要求5的电路配置，其特征在于：在P基片上的n池内实现P沟道晶体管(1)并且该池接在与自举电容(2)耦合的电路节点(31)上。

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