KR850003046A - 다이나믹 메모리(dynamic memory) - Google Patents

Abstract

내용 없음

Description

다이나믹 메모리(dynamic memory)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 첫째 실시예의 더미 메모리 셀(dummy memory cell)의 회로도. 제2도는 메모리 어레이(memory arry)와 그에 관련되는 회로의 블록도(block diagram). 제3도는 메모리 셀, 쎈쓰 앰프(sense amplifier), 액티브 리스토어(active-restore)회로, 그리고 예비충전(豫備充電)회로의 구체적입 회로도.

Claims (16)

1. 반도체 기판 위에 서로 평행하게 연장되어 있는 제1과 제2의 비트선과, 상기 제1과 제2의 비트선에 각각 결합된 복수개의 메모리 셀, 상기 메모리 셀의 각각은 정보를 전하의 상태로 보지하고 있게 되는 캐파시터를 갖는다. 상기 반도체 기판위에서 상기 제1과 제2의 비트선과 교차하는 방향으로 연장된 제1과 제2의 더미워드선. 상기 제1과 제2의 더미 워드선의 한쪽은 상기 복수개의 메모리 셀의 하나가 선택되는 타이밍과 실질적으로 같은 타이밍에서 선택되며 상기 제1과 제2의 더미 워드선의 다른쪽은 상기 한쪽의 더미 워드선이 선택된 후에 선택된다. 상기 제1더미 워드선과 상기 제2더미 워드선과의 사이에 설치된 제1과 제2의 캐파시터, 그리고 상기 제1비트선과 상기 제1캐파시터와의 사이에 설치되고 상기 제1더미 워드선에 의하여 스윗치 제어되는 제1스윗치 소자, 그리고 또 상기 제2비트선과 상기 제2캐파시터와의 사이에 설치되고 상기 제2더미 워드선에 의하여 스윗치 제어되는 제2스윗치 소자, 그리고 또 상기 제1캐파시터와 상기 제2캐파시터와의 사이의 상기 반도체 기판위에 설치되고 그것이 ON 상태로 되었을 때에 상기 제1캐파시터와 상기 제2캐파시터와의 서로를 단락시키는 제3스윗치 소자에 의하여 구성되는 것을 특징으로 하는 다이나믹 메모리.
2. 상기 각 메모리 셀에 있는 캐파시터와 상기 제1과 제2의 캐파시터의 각각은 실질적으로 서로 같은 캐파시턴스를 갖는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 다이나믹 메모리.
3. 상기 제1과 제2의 더미 워드선이 선택되어 있을때에 상기 제1과 제2의 캐파시터에 기억시키게될 컴플리 멘타리 레벨의 전위를 발생하는 앰프를 구비하며, 상기 제3스윗치 소자는 상기 앰프가 동작한 다음에 ON상태로 되는 것을 특징으로 하는 특허청구의 범위 제2항 기재의 다이나믹 메모리.
4. 제1의 기간에서 각각의 전극 전압이 제1기준 전압으로 되므로서 각각의 참조 전하가 주어지는 제1과 제2의 캐파시터와, 상기 제1의 캐파시터와 직렬로 접속되고 상기 제1의 기간 후의 제2기간 그리고 상기 제2의 기간후의 제3의 기간에서 도통상태로 되는 제1스윗치 소자와, 또 상기 제1스윗치 소자가 상기 제2의 기간에서 도통상태로 되었을 때에 상기 참조전하에 대응하는 제1참조 전위가 상기 제1캐파시터에 의하여 주어지는 제2노오드와, 또한 상기 제1노오드와 쌍을 이루며 검지(檢知)될 전위가 적어도 상기 제2기간에서 주어지는 제2노오드와, 그리고 또 상기 제3기간에서 상기 제1노오드와 상기 제2노오드에 컴플리멘타리 레벨의 전위를 주는 제1회로와, 그리고 또한 상기 제2캐파시터와 함께 상기 제2노오드에 직렬로 접속되고 상기 제3기간에서 도통상태로 되는 제2스윗치 소자와, 그리고 또한 상기 제1기준 전압과 실질적으로 동일한 레벨의 제2기준 전압이 주어지는 제3노오드와, 그리고 또 상기 제1과 제2의 캐파시터와 상기 제3노오드와의 사이에 설치된 스윗치 회로.

   상기 스윗치 회로는 상기 제3의 기간후의 제4기간에서 상기 제1캐파시터와 상기 제2캐파시터를 상기 제3노오드에 결합시킨다.

   이상과 같은 것으로 구성되고 상기 제1과 제2캐파시터의 각각의 전극 사이의 전압은 상기 스윗치 회로의 동작에 의하여 상기 제1기준 전압으로 되는 것을 특징으로 하는 다이나믹 메모리.
5. 상기 제1의 기간에서 상기 제1노오드와 상기 제2노오드를 서로 동일한 전위로 예비 충전하는 것을 특징으로 하는 특허청구의 범위 제4항 기재의 다이나믹 메모리.
6. 상기 제1스윗치 소자가 상기 제1노오드와 상기 제1캐파시터와의 사이에 설치되고, 상기 제2스윗치는 상기 제2노오드와 상기 제2캐파시터와의 사이에 설치되어 있는 것을 특징으로 하는 특허청구의 범위 제5항 기재의 다이나믹 메모리.
7. 상기 제1캐파시터와 제2캐파시터는 실질적으로 서로 동일한 캐파시턴스를 갖게되어 있는 것을 특징으로 하는 특허청구의 범위 제6항 기재의 다이나믹 메모리.
8. 제3캐파시터와, 상기 제3캐파시터와 상기 제2노오드와의 사이에 설치된 제3스윗치 소자로 이루어진 메모리 셀로 구성되고 각각에서 상기 제2노오드에 주어진 검지되어야 할 전위는 상기 메모리 셀에 의하여 주어지는 것을 특징으로 하는 특허청구의 범위 제7항 기재의 다이나믹 메모리.
9. 상기 제1회로는 상기 제1노오드와 제2노오드에 주어지는 상기 제1참조 전위와 상기의 검지되어질 전위와의 전위차를 증폭하는 센쓰 앰프인 것을 특징으로 하는 특허청구의 범위 제8항 기재의 다이나믹 메모리.
10. 상기 제1과 제2의 캐파시터와 상기 제3의 캐파시터와의 캐파시턴스가 실질적으로 서로 동일하게한 것을 특징으로 하는 특허청구의 범위 제9항기재의 다이나믹 메모리.
11. 상기 제1 내지 제3스윗치는 절연 게이트형의 전계효과 트랜지스터로 된 것을 특징으로 하는 특허청구의 범위 제9항 기재의 다이나믹 메모리.
12. 상기 스윗치 회로는 상기 제1캐파시터와 상기 제3노오드와의 사이에 설치된 제4스윗치 소자와, 또한 상기 제2캐파시터와 상기 제3노오드와의 사이에 설치된 제5스윗치 소자로 된 것을 특징으로 하는 특허청구의 범위 제9항 기재의 다이나믹 메모리.
13. 상기 예비 충전회로는 전원단자와 상기 제1노오드와의 사이에 설치된 제6스윗치 소자와, 그리고 상기 전원단자와 상기 제2노오드와의 사이에 설치된 제7스윗치 소자로 되어있는 것을 특징으로 하는 특허청구 범위 제12항 기재의 다이나믹 메모리.
14. 상기 예비충전회로는 상기 제1노오드와 상기 제2노오드와의 사이에 설치된 제8스윗치 소자를 더 포함하는 것을 특징으로 하는 특허청구 범위 제13항 기재의 다이나믹 메모리.
15. 상기 제1노오드와 제2노오드에 결합된 액티브 리스토어 회로를 더 포함하는 것을 특징으로 하는 특허청구 범위 제12항 기재의 다이나믹 메모리.
16. 반도체 기판위에서 서로 평행하게 연장된 한쌍의 제1과 제2의 비트선과 상기 제1과 제2비트선의 각각에 결합된 복수개의 메모리 셀. 상기 메모리 셀의 각각은 정보를 전하의 상태로 보지하게 되는 축적 캐파시터를 갖는다. 그리고 상기 반도체 기판위에서 상기 제1과 제2의 비트선과 교차하는 방향으로 연장된 제1과 제2의 선택선. 상기 제1과 제2의 선택선 중의 한쪽은 상기 복수개의 메모리 셀의 하나가 선택되는 타이밍과 실질적으로 동일한 타이밍에서 선택 레벨로 되고, 상기 제1과 제2의 선택선 중의 다른 쪽은 상기 한쪽의 선택선이 선택된 후에 선택된다. 그리고 또 상기 제1선택선과 제2선택선과의 사이의 반도체 기판위에 설치되고 회로의 접지 전압보다 크고 또한 회로의 전원전압보다 작게되어 있는 기준 전위가 주어지는 기준전위선과, 그리고 또 상기 제1선택선과 상기 기준 전위선과의 사이의 상기 반도체 기판위에 설치된 제1캐파시터와 또한 상기 제2선택선과 상기 기준전위 선과의 사이의 상기 반도체 기판위에 설치된 제2캐파시터와 그리고 또 상기 제1비트선과 상기 제1캐파시터와의 사이에 설치되고 상기 제1선택선에 의하여 스윗칭 제어되는 제1스윗치 소자와, 상기 제2비트선과 상기 제2캐패시터와의 사이에 설치되고 상기 제2선택선에 의하여 스윗칭 제어되는 제2스윗치 소자와, 그리고 또 상기 제1캐파시터와 상기 기준 전위선과의 사이에 설치된 제3스윗치 소자, 그리고 상기 제2캐패시터와 상기 기준 전위선과의 사이에 설치되고 상기 제3스윗치 소자와 동기하여 스윗칭 제어되는 제4스윗치 소자들로 구성되는 것을 특징으로 하는 다이나믹 메모리.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.