JPS601713B2 - ダイナミックメモリ装置 - Google Patents
ダイナミックメモリ装置Info
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- JPS601713B2 JPS601713B2 JP55184226A JP18422680A JPS601713B2 JP S601713 B2 JPS601713 B2 JP S601713B2 JP 55184226 A JP55184226 A JP 55184226A JP 18422680 A JP18422680 A JP 18422680A JP S601713 B2 JPS601713 B2 JP S601713B2
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- Japan
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- bit line
- sense amplifier
- dummy
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、ダミーセルに中間電位を書き込む形式のダイ
ナミックメモリ装置に関するものである。
ナミックメモリ装置に関するものである。
現在ＭＯＳダイナミックＲＡＭは、メモリセルの記憶情
報を感知するのにフリップフロツプを基本構成要素とす
るセンスアンプとダミーセルを用いるのが一般的である
。
報を感知するのにフリップフロツプを基本構成要素とす
るセンスアンプとダミーセルを用いるのが一般的である
。
このダミーセルの多くはメモリセルのおよそ１／２の静
電容量にＯＶレベルを書き込むタイプであり、一部が、
メモリセルとほぼ同じ静電容量に中間電位、即ちメモリ
セルの“１”（高電位）と“０”（低電位）の境界近傍
の電位を書き込むタイプとなっている。前者は書き込む
機構は簡単であるが、読み出すタイミングに注意を払う
必要がある。これは完全なＯＶでなく少し浮いたレベル
にあるメモリセルの“０”を読み出す時、過渡的にでは
あるが、読み出すメモリセルの接続されたビット線と、
ダミーセルの接続されたビット線の電位が逆転すること
があるからである。又、このタイプは微細化されて、メ
モリセルの形状が限界に近い所まで縮４・されてくると
、ダミーセルにメモリセルの約１／２の静電容量を持た
せることが困難になってくる。一方、後者の中間電位を
書き込むタイプでは、電源電位とは異なる函位をいかに
して信頼性よく作り出して書き込むかが問題で、このた
め、ダミーセルも、又、クロツクジェネレータも複雑に
なる点が欠点であった。本発明は上記の点に鑑み、メモ
リ構成まで見直し、回路が簡単でしかも信頼性よく中間
電位に書き込めるダミーセルを含む、センスシステムを
用いたダイナミックメモリ装置を提供するものである。
電容量にＯＶレベルを書き込むタイプであり、一部が、
メモリセルとほぼ同じ静電容量に中間電位、即ちメモリ
セルの“１”（高電位）と“０”（低電位）の境界近傍
の電位を書き込むタイプとなっている。前者は書き込む
機構は簡単であるが、読み出すタイミングに注意を払う
必要がある。これは完全なＯＶでなく少し浮いたレベル
にあるメモリセルの“０”を読み出す時、過渡的にでは
あるが、読み出すメモリセルの接続されたビット線と、
ダミーセルの接続されたビット線の電位が逆転すること
があるからである。又、このタイプは微細化されて、メ
モリセルの形状が限界に近い所まで縮４・されてくると
、ダミーセルにメモリセルの約１／２の静電容量を持た
せることが困難になってくる。一方、後者の中間電位を
書き込むタイプでは、電源電位とは異なる函位をいかに
して信頼性よく作り出して書き込むかが問題で、このた
め、ダミーセルも、又、クロツクジェネレータも複雑に
なる点が欠点であった。本発明は上記の点に鑑み、メモ
リ構成まで見直し、回路が簡単でしかも信頼性よく中間
電位に書き込めるダミーセルを含む、センスシステムを
用いたダイナミックメモリ装置を提供するものである。
本発明は、ダミーセルに読み出し用ＭＯＳトランジスタ
を介してこのダミーセルが接続されるビット線から所定
電位を書き込み、かつ対をなすダミーセルの記憶ノード
を短絡用ＭＯＳトランジスタで短絡して電源電位に対し
て中間電位を書き込むようにしたことを特徴としている
。
を介してこのダミーセルが接続されるビット線から所定
電位を書き込み、かつ対をなすダミーセルの記憶ノード
を短絡用ＭＯＳトランジスタで短絡して電源電位に対し
て中間電位を書き込むようにしたことを特徴としている
。
以下実施例に従って順次説明する。
第１図は本発明をフオールデッド・ビット線（折り返し
ビット線）方式のｎチャンネルＭＯＳダイナミックＲＡ
Ｍに適用した実施例の等価回路を示し、第２図はその読
み出し時のタイミング図を示す。第１図において、ＭＯ
ＳトランジスタＱ，，Ｑ２からなるフリップフロップが
センスアンプＳＡを構成し、その信号入出力ノードＮ，
，Ｎ２にそれぞれ共通の信号ぐＴで制御されるＭＯＳト
ランジスタＱ３，Ｑ４を介して、並行するビット線ＢＬ
，ＢＬ２が接続されている。各ビット線には多数のメモ
リセルと１個ずつのダミーセルが接続されるが、図では
それぞれに１個ずつのメモリセルＭＣ，，ＭＣ２とダミ
ーセルＤＣ，，ＤＣ２だけを示してある。メモリセルＭ
Ｃ，，ＭＣ２の議出しＭＯＳトランジスタＱ，２，Ｑ，
３のゲートはそれぞれワード線ＷＬ，ＷＬ２により制御
され、ダミーセルＤＣ，，ＤＣ２の議出しＭＯＳトラン
ジスタＱ，４，Ｑ，５のゲートはそれぞれダミーワード
線ＤＷＬ，ＤＷＬにより制御される。また対をなすダミ
ーセルＤＣ，，ＤＣ２の記憶ノードＮ３，Ｎ４間には短
絡用ＭＯＳトランジスタＱ，６が設けられている。ＭＯ
ＳトランジスタＱ５，Ｑ，Ｑ７はビット線ＢＬ，，ＢＬ
２をプリチャ−ジする回路を構成し、ＭＯＳトランジス
タＱ３，Ｑ９，Ｑ，。
ビット線）方式のｎチャンネルＭＯＳダイナミックＲＡ
Ｍに適用した実施例の等価回路を示し、第２図はその読
み出し時のタイミング図を示す。第１図において、ＭＯ
ＳトランジスタＱ，，Ｑ２からなるフリップフロップが
センスアンプＳＡを構成し、その信号入出力ノードＮ，
，Ｎ２にそれぞれ共通の信号ぐＴで制御されるＭＯＳト
ランジスタＱ３，Ｑ４を介して、並行するビット線ＢＬ
，ＢＬ２が接続されている。各ビット線には多数のメモ
リセルと１個ずつのダミーセルが接続されるが、図では
それぞれに１個ずつのメモリセルＭＣ，，ＭＣ２とダミ
ーセルＤＣ，，ＤＣ２だけを示してある。メモリセルＭ
Ｃ，，ＭＣ２の議出しＭＯＳトランジスタＱ，２，Ｑ，
３のゲートはそれぞれワード線ＷＬ，ＷＬ２により制御
され、ダミーセルＤＣ，，ＤＣ２の議出しＭＯＳトラン
ジスタＱ，４，Ｑ，５のゲートはそれぞれダミーワード
線ＤＷＬ，ＤＷＬにより制御される。また対をなすダミ
ーセルＤＣ，，ＤＣ２の記憶ノードＮ３，Ｎ４間には短
絡用ＭＯＳトランジスタＱ，６が設けられている。ＭＯ
ＳトランジスタＱ５，Ｑ，Ｑ７はビット線ＢＬ，，ＢＬ
２をプリチャ−ジする回路を構成し、ＭＯＳトランジス
タＱ３，Ｑ９，Ｑ，。
，Ｑ，．およびコンヂンサＣ，，Ｃ２はアクティブプル
アツプ回路を構成している。ＭＯＳトランジスタＱ，７
， Ｑ，８はカラムデコーダ出力ＪｃＤにより制御され
てビット線ＢＬ，，ＢＬ２を入出力信号線１／０，１／
０に接続するためのものである。なお、第２図中、Ｖｐ
はブートストラツプのかかった電位、ＶＤＤ−ＶＴは電
源電位ＶＤＤよりＭＯＳトランジスタのしきい値電圧Ｖ
Ｔを引いた電位を示している。
アツプ回路を構成している。ＭＯＳトランジスタＱ，７
， Ｑ，８はカラムデコーダ出力ＪｃＤにより制御され
てビット線ＢＬ，，ＢＬ２を入出力信号線１／０，１／
０に接続するためのものである。なお、第２図中、Ｖｐ
はブートストラツプのかかった電位、ＶＤＤ−ＶＴは電
源電位ＶＤＤよりＭＯＳトランジスタのしきい値電圧Ｖ
Ｔを引いた電位を示している。
Ｊｐ，Ｊ？がＶｓｓになり、回路系の初期化が完了した
段階からスタートする。
段階からスタートする。
ワード線ＷＬ，に接続しているメモリセルＭＣ，に“１
”が記憶されており、これが読み出された場合を考える
。ワ−ド線ＷＬ，とダミーワード線ＤＷＬが立ち上り、
メモリセルＭＣ，とダミーセルＤＣ２がビット線ＢＬと
ＢＬ２にそれぞれ接続され、ＭＣ，とＤＣ２の情報がＢ
Ｌ，．ＢＬ２を経て、センスアンプＳＡの信号／−ドＮ
，，Ｎ２に伝達される。次にＪｓＥが下がり、センスア
ンプＳＡが動作し、ＢセはＶｓｓに下がる。この時トラ
ンジスタＱ２のゲート容量によるカップリングやその他
によりＢＬの方も蝿位が下がる。次にＯＢがＶＤＤとな
り、アクティブプルアップ回路が動作して、ＢＬのレベ
ルはＶＤＤに回復する。この時、ＤＷＬ，を立上がらせ
、ダミーセルＤＣ，の記憶ノードＮ３に、ビット線ＢＬ
，からＭＯＳトランジスタＱ，４を介してＶＤＤを書き
込む。因みにこの時ダミーセルＤＣ２の記憶ノードＮ４
にはＶｓｓが書き込まれている。次にカラムデコーダの
出力ＪｃＤにより、ＢＬ，ＢＬ２が１／０，Ｔフ６とそ
れぞれ接続されＴフ６がＶｓｓに下がって出力バッファ
（図示してない）へとメモリセルＭＣ，の情報が伝達さ
れることになる。これで読み出し‘ま終了する。次に再
び初期化する作業に入る。まずＷＬ，，ＯＷＬ，，ＤＷ
ＬをＶｓｓに下がる。これによりメモリセルＭＣ，の記
憶ノードはＶＤＤに、ダミーセルＤＣ，，ＤＣ２の記憶
ノードＮ３，Ｎ４はＶＤＤとＶｓｓにそれぞれ充電され
る。これによりメモリセルＭＣ，の再生・再書き込みが
完了した事になる。次に０ｐ，？ｐ′がＶｐとなり、Ｂ
Ｌ，，ＢＬ２をはじめ、ノードＮ，，Ｎ２等の各／−ド
が初期化される。この時、短絡用ＭＯＢトランジスタＱ
，６により、ダミ−セルＤＣ．，ＤＣ２の／ードＮ３，
Ｎ４は短絡されて、共にほぼＶＤＤ／２になる。こうし
て◇ｐ′がＶｓｓに下がった時、ダミーセルＤＣ．，Ｄ
Ｃ２には共にほぼＶｏｏ／２の中間電位が書き込まれる
ことになる。上記の説明では、ＪＴについて触れていな
いが、例えば、図中に示したように、ＪｓＥとの容量結
合によってＶｐとＶＤＤの間を振動するという信号であ
ってよい。
”が記憶されており、これが読み出された場合を考える
。ワ−ド線ＷＬ，とダミーワード線ＤＷＬが立ち上り、
メモリセルＭＣ，とダミーセルＤＣ２がビット線ＢＬと
ＢＬ２にそれぞれ接続され、ＭＣ，とＤＣ２の情報がＢ
Ｌ，．ＢＬ２を経て、センスアンプＳＡの信号／−ドＮ
，，Ｎ２に伝達される。次にＪｓＥが下がり、センスア
ンプＳＡが動作し、ＢセはＶｓｓに下がる。この時トラ
ンジスタＱ２のゲート容量によるカップリングやその他
によりＢＬの方も蝿位が下がる。次にＯＢがＶＤＤとな
り、アクティブプルアップ回路が動作して、ＢＬのレベ
ルはＶＤＤに回復する。この時、ＤＷＬ，を立上がらせ
、ダミーセルＤＣ，の記憶ノードＮ３に、ビット線ＢＬ
，からＭＯＳトランジスタＱ，４を介してＶＤＤを書き
込む。因みにこの時ダミーセルＤＣ２の記憶ノードＮ４
にはＶｓｓが書き込まれている。次にカラムデコーダの
出力ＪｃＤにより、ＢＬ，ＢＬ２が１／０，Ｔフ６とそ
れぞれ接続されＴフ６がＶｓｓに下がって出力バッファ
（図示してない）へとメモリセルＭＣ，の情報が伝達さ
れることになる。これで読み出し‘ま終了する。次に再
び初期化する作業に入る。まずＷＬ，，ＯＷＬ，，ＤＷ
ＬをＶｓｓに下がる。これによりメモリセルＭＣ，の記
憶ノードはＶＤＤに、ダミーセルＤＣ，，ＤＣ２の記憶
ノードＮ３，Ｎ４はＶＤＤとＶｓｓにそれぞれ充電され
る。これによりメモリセルＭＣ，の再生・再書き込みが
完了した事になる。次に０ｐ，？ｐ′がＶｐとなり、Ｂ
Ｌ，，ＢＬ２をはじめ、ノードＮ，，Ｎ２等の各／−ド
が初期化される。この時、短絡用ＭＯＢトランジスタＱ
，６により、ダミ−セルＤＣ．，ＤＣ２の／ードＮ３，
Ｎ４は短絡されて、共にほぼＶＤＤ／２になる。こうし
て◇ｐ′がＶｓｓに下がった時、ダミーセルＤＣ．，Ｄ
Ｃ２には共にほぼＶｏｏ／２の中間電位が書き込まれる
ことになる。上記の説明では、ＪＴについて触れていな
いが、例えば、図中に示したように、ＪｓＥとの容量結
合によってＶｐとＶＤＤの間を振動するという信号であ
ってよい。
又、各電位は、容量結合等によって生ずる変動や雑音を
考慮せずに書いているので、実際の場合は上に述べた電
位と多少ずれることはあり得る。又、Ｖｐ，ＶＤＤ−Ｖ
Ｔ等の電位も同様で、かつ、Ｖｐのレベルは各クロツク
によってまちまちであってもかまわない。ただし、Ｖｐ
はＶｐ＞ＶｏＤ＋ＶＴを満たすことが望ましい。上記に
は読み出し時について述べたが、書き込み時は、１／０
，１／０から逆にＢＬ，，ＢＬ２を所望の電位（一方が
ＶＤＤで他方がＶｓｓ）にしてやればよい。以上のよう
に、本実施例によりダミーセルに容易にＶｏｏ／２近傍
の中間電位を書き込むことができる。
考慮せずに書いているので、実際の場合は上に述べた電
位と多少ずれることはあり得る。又、Ｖｐ，ＶＤＤ−Ｖ
Ｔ等の電位も同様で、かつ、Ｖｐのレベルは各クロツク
によってまちまちであってもかまわない。ただし、Ｖｐ
はＶｐ＞ＶｏＤ＋ＶＴを満たすことが望ましい。上記に
は読み出し時について述べたが、書き込み時は、１／０
，１／０から逆にＢＬ，，ＢＬ２を所望の電位（一方が
ＶＤＤで他方がＶｓｓ）にしてやればよい。以上のよう
に、本実施例によりダミーセルに容易にＶｏｏ／２近傍
の中間電位を書き込むことができる。
この時、ダミ−セルのコンデンサら，Ｃ６の静電容量は
メモリセルのコンデンサＣ３，Ｃ４とほぼ同じにとるこ
とができ、加工上の信頼性も大きくなる。なお第１図で
トランジスタＱ，Ｑ４を削除し、ノードＮ，とＢＬを、
／ードＮ２とＢＬ２を直接に接続することも可能である
。
メモリセルのコンデンサＣ３，Ｃ４とほぼ同じにとるこ
とができ、加工上の信頼性も大きくなる。なお第１図で
トランジスタＱ，Ｑ４を削除し、ノードＮ，とＢＬを、
／ードＮ２とＢＬ２を直接に接続することも可能である
。
第３図は本発明をッィステッド・ビット線（嫁れビット
線）方式のｎチャネルＭＯＳダイナミックＲＡＭに適用
した実施例の等価回略を示し、第４図はその講出し時の
動作タイミング図を示す。
線）方式のｎチャネルＭＯＳダイナミックＲＡＭに適用
した実施例の等価回略を示し、第４図はその講出し時の
動作タイミング図を示す。
第３図において、ＭＯＳトランジスタＱ蟹，Ｑ２９から
なるフリツプフロツプがセンスアンプＳＡを構成し、そ
の信号入出力ノードＮ，，Ｎ２に対してそれぞれローア
ドレスにより制御されるＭＯＳトランジスタＱ２６，Ｑ
幻， Ｑ３８，Ｑ９を介して、ビット線ＢＬ，，ＢＬ２
，ＢＬ３，ＢＬ４が２本ずつ接続されている。ＭＯＳト
ランジスタＱ２６，Ｑ２７，Ｑ８，Ｑ９は他と異なりデ
プレション型である。各ビット線にはそれぞれ多数のメ
モリセルと１個ずつのダミーセルが接続されるが、図で
はそれぞれ１個ずつのメモリセルＭＣ，，ＭＣ２，ＭＣ
３，ＭＣ４とダミーセルＤＣ，，ＤＣ２，ＤＣ３，ＤＣ
４を示してある。ダミーセルＤＣ，，ＤＣ２の記憶ノー
ドＮ，．，Ｎ，２間およびダミーセルＤＣ３，ＤＣ４の
記憶ノードＮ，３，Ｎ．４間にはそれぞれ短絡用ＭＯＳ
トランジスタＱ２，，Ｑ４が設けられている。ＭＯＳト
ランジスタＱ肌 Ｑ，，Ｑ３２からなるブリチャージ回
路、ＭＯＳトランジスタＱ３４，Ｑ５，Ｑ粉，Ｑ釘およ
びコンデンサＣ，５，Ｃ，６からなるアクティブプルア
ツプ回路が設けられていることは第１図の場合と同様で
ある。またこの形式では、ビット線ＢＬ，ＢＬがそれぞ
れＭＯＳトランジスタＱ５，Ｑ４６を介して入出力信号
線１／ｏ，了フ６に選択的に接続されることになる。第
４図に示すＶｐ，ＶＤｏ一ＶＴなるレベルは第２図の場
合と同じく、Ｖｐはブートストラップのかかった電位、
ＶｏＤ−ＶＴはＶＤＤよりトランジスタの閥値電圧（Ｖ
Ｔ）を引いた電位を表わすとする。◇ｐ，ぐｐ′がＶｓ
ｓに下がり、回路の初期化が完了した段階から、説明す
る。
なるフリツプフロツプがセンスアンプＳＡを構成し、そ
の信号入出力ノードＮ，，Ｎ２に対してそれぞれローア
ドレスにより制御されるＭＯＳトランジスタＱ２６，Ｑ
幻， Ｑ３８，Ｑ９を介して、ビット線ＢＬ，，ＢＬ２
，ＢＬ３，ＢＬ４が２本ずつ接続されている。ＭＯＳト
ランジスタＱ２６，Ｑ２７，Ｑ８，Ｑ９は他と異なりデ
プレション型である。各ビット線にはそれぞれ多数のメ
モリセルと１個ずつのダミーセルが接続されるが、図で
はそれぞれ１個ずつのメモリセルＭＣ，，ＭＣ２，ＭＣ
３，ＭＣ４とダミーセルＤＣ，，ＤＣ２，ＤＣ３，ＤＣ
４を示してある。ダミーセルＤＣ，，ＤＣ２の記憶ノー
ドＮ，．，Ｎ，２間およびダミーセルＤＣ３，ＤＣ４の
記憶ノードＮ，３，Ｎ．４間にはそれぞれ短絡用ＭＯＳ
トランジスタＱ２，，Ｑ４が設けられている。ＭＯＳト
ランジスタＱ肌 Ｑ，，Ｑ３２からなるブリチャージ回
路、ＭＯＳトランジスタＱ３４，Ｑ５，Ｑ粉，Ｑ釘およ
びコンデンサＣ，５，Ｃ，６からなるアクティブプルア
ツプ回路が設けられていることは第１図の場合と同様で
ある。またこの形式では、ビット線ＢＬ，ＢＬがそれぞ
れＭＯＳトランジスタＱ５，Ｑ４６を介して入出力信号
線１／ｏ，了フ６に選択的に接続されることになる。第
４図に示すＶｐ，ＶＤｏ一ＶＴなるレベルは第２図の場
合と同じく、Ｖｐはブートストラップのかかった電位、
ＶｏＤ−ＶＴはＶＤＤよりトランジスタの閥値電圧（Ｖ
Ｔ）を引いた電位を表わすとする。◇ｐ，ぐｐ′がＶｓ
ｓに下がり、回路の初期化が完了した段階から、説明す
る。
第３図中、ＭＯＳトランジスタはＱ蟹，Ｑ２７，Ｑ３８
，Ｑ９は前述のようにデプレション型であり、一ＶＤＤ
＜ＶＴ！Ｄ＜０なる条件を満たす関値電圧（ＶＴ Ｄ）
を持つとする。まず、ワード線ＷＬ，が選択されるのに
対応して、ビット線ＢＬ，，ＢＬのみをセンスアンプＳ
Ａの信号／ードＮ，，Ｎ２に接続するため、ＪＴ２ を
Ｖｓｓに下げる。次にワード線ＷＬ，、ダミーワ−ド線
ＤＷＬ２をＶｐに上げる。こうしてメモリセルＭＣ，は
ビット線ＢＬに、ダミーセルＤＣ３とＤＣ４はそれぞれ
ビット線ＢＬ３とＢＬ４に接続される。ただしこの場合
ＢらはセンスアンプＳＡにとっては意味をもたない。Ｂ
ＬとＢＬのデータがセンスアンプＳＡの信号ノードＮ，
，Ｎ２に伝達される。次に◇ｓ８が下がり、センスアン
プＳＡが動作し、ＢＬ，はＶｓｓに下がる。この時、ノ
ードＮ，の電位がＩＶＴＤＩを下まわるとトランジスタ
Ｑ３８はオンし、ＢＬ３も放電されＶｓｓとなる。一方
／一ドＮ２及びＢＬの方は、センスアンプＳＡのトラン
ジスタＱ２８のゲート容量によるカブリングや、その他
の原因によりいくらか電位が下がるが、ノードＮ２の電
位がＩＶＴＤＩ より下がらなければ、トランジスタＱ
２７はオンしないのでＢＬ２は変化しない。次にＯＢを
立ち上げてアクティブプルアツプ回路を動作させる。こ
れにより、ノードＮ２，ＢＬ４はＶＤＤまで引き上げら
れる。同時に、ダミーセルＤＣ３，ＤＣ４の記憶ノード
Ｎ，３はＶｓｓに、Ｎ，４はＶＤＤに設定される。さら
にセンスアンプＳＡが動作してノードＮ，，Ｎ２の電位
が確定した後（ＯＢより前又はＪＢとほぼ同時又はぐＢ
より後）に、ぐＴ２をＶＤＤに戻し、ダミーワード線Ｄ
ＷＬ，をＶｐに上げる。これにより、ダミーセルＤＣ，
，ＤＣ２の記憶ノードＮ，．にはＶｓｓが、Ｎ８にはＶ
ＤＤが書き込まれる。この後カラムデコーダの出力ぐｃ
Ｄを受けてトランジスタＱ５，Ｑ６がオンし、１／０が
ビット線Ｂｂを通して放電される。こうしてメモリセル
ＭＣ．の情報が出力バッファ（図示していない）へと伝
達されることになる。次に再び初期化する作業に入る。
，Ｑ９は前述のようにデプレション型であり、一ＶＤＤ
＜ＶＴ！Ｄ＜０なる条件を満たす関値電圧（ＶＴ Ｄ）
を持つとする。まず、ワード線ＷＬ，が選択されるのに
対応して、ビット線ＢＬ，，ＢＬのみをセンスアンプＳ
Ａの信号／ードＮ，，Ｎ２に接続するため、ＪＴ２ を
Ｖｓｓに下げる。次にワード線ＷＬ，、ダミーワ−ド線
ＤＷＬ２をＶｐに上げる。こうしてメモリセルＭＣ，は
ビット線ＢＬに、ダミーセルＤＣ３とＤＣ４はそれぞれ
ビット線ＢＬ３とＢＬ４に接続される。ただしこの場合
ＢらはセンスアンプＳＡにとっては意味をもたない。Ｂ
ＬとＢＬのデータがセンスアンプＳＡの信号ノードＮ，
，Ｎ２に伝達される。次に◇ｓ８が下がり、センスアン
プＳＡが動作し、ＢＬ，はＶｓｓに下がる。この時、ノ
ードＮ，の電位がＩＶＴＤＩを下まわるとトランジスタ
Ｑ３８はオンし、ＢＬ３も放電されＶｓｓとなる。一方
／一ドＮ２及びＢＬの方は、センスアンプＳＡのトラン
ジスタＱ２８のゲート容量によるカブリングや、その他
の原因によりいくらか電位が下がるが、ノードＮ２の電
位がＩＶＴＤＩ より下がらなければ、トランジスタＱ
２７はオンしないのでＢＬ２は変化しない。次にＯＢを
立ち上げてアクティブプルアツプ回路を動作させる。こ
れにより、ノードＮ２，ＢＬ４はＶＤＤまで引き上げら
れる。同時に、ダミーセルＤＣ３，ＤＣ４の記憶ノード
Ｎ，３はＶｓｓに、Ｎ，４はＶＤＤに設定される。さら
にセンスアンプＳＡが動作してノードＮ，，Ｎ２の電位
が確定した後（ＯＢより前又はＪＢとほぼ同時又はぐＢ
より後）に、ぐＴ２をＶＤＤに戻し、ダミーワード線Ｄ
ＷＬ，をＶｐに上げる。これにより、ダミーセルＤＣ，
，ＤＣ２の記憶ノードＮ，．にはＶｓｓが、Ｎ８にはＶ
ＤＤが書き込まれる。この後カラムデコーダの出力ぐｃ
Ｄを受けてトランジスタＱ５，Ｑ６がオンし、１／０が
ビット線Ｂｂを通して放電される。こうしてメモリセル
ＭＣ．の情報が出力バッファ（図示していない）へと伝
達されることになる。次に再び初期化する作業に入る。
まずＷＬ，ＤＷＬ，，ＤＷＬをＶｓｓに下げる。これに
よりメモリセルＭＣ，の記憶ノードはＶｓｓレベルが書
き込まれたことになり、メモリセルの情報の再生・再書
き込みが完了する。この時同時にダミーセルでは記憶ノ
ードＮ，．にＶｓｓ，Ｎ財にＶＤＤ，Ｎ，３にＶｓｓ，
Ｎ，４にＶＤＤが書き込まれる。次に◇ｐ，ぐｐ′がＶ
ｐとなる。Ｊｐにより、ビット線をはじめ、各ノードが
初期化される。一方◇？がより、ダミーセルＤＣ，，Ｄ
Ｃ２の記憶ノードＮ，．，Ｎ，２間、おぐびダミーセル
ＤＣ３，ＯＣ４の記憶ノードＮ，３，Ｎ，４間が短絡さ
れ、これらのノードが全てほぼＶＤｏ／２の中間電位に
なる。次に◇ｐ，のｐ′がＶｓｓに下がる。これにより
、各／ードの初期化は完了し、ダミーセルもすべてがほ
ぼＶｏｏ／２の中間電位に設定されることになる。なお
、書き込み時は、１／０からＢＬ，とＢＬ３を、Ｔフ６
からＢＬとＢＬを所望の電位（一方がＶＤＤで他方がＶ
ｓｓ）にしてやればよい。また各／−ドの電位は、実際
の回路では容量結合や雑音によって上述の電位から多少
ずれることは十分あり得る。又、Ｖｐのレベルは各クロ
ックによってまちまちであってもさしつかえないが、た
だしＶｐ＞ＶＤＤ十ＶＴを満たすことが望ましい。又、
トランジスタＱ２６，Ｑ２７，Ｑ磁．Ｑ３９はデプレッ
ション型としたが、ぐＴ，，◇Ｔ２のレベルを工夫して
やれば、ェンハンスメント型のトランジスタでも実現さ
れる。以上説明したように、本実施例によってもダミー
セルに容易にＶＤＤ／２近傍の中間電位を書き込むシス
テムを与えることができる。
よりメモリセルＭＣ，の記憶ノードはＶｓｓレベルが書
き込まれたことになり、メモリセルの情報の再生・再書
き込みが完了する。この時同時にダミーセルでは記憶ノ
ードＮ，．にＶｓｓ，Ｎ財にＶＤＤ，Ｎ，３にＶｓｓ，
Ｎ，４にＶＤＤが書き込まれる。次に◇ｐ，ぐｐ′がＶ
ｐとなる。Ｊｐにより、ビット線をはじめ、各ノードが
初期化される。一方◇？がより、ダミーセルＤＣ，，Ｄ
Ｃ２の記憶ノードＮ，．，Ｎ，２間、おぐびダミーセル
ＤＣ３，ＯＣ４の記憶ノードＮ，３，Ｎ，４間が短絡さ
れ、これらのノードが全てほぼＶＤｏ／２の中間電位に
なる。次に◇ｐ，のｐ′がＶｓｓに下がる。これにより
、各／ードの初期化は完了し、ダミーセルもすべてがほ
ぼＶｏｏ／２の中間電位に設定されることになる。なお
、書き込み時は、１／０からＢＬ，とＢＬ３を、Ｔフ６
からＢＬとＢＬを所望の電位（一方がＶＤＤで他方がＶ
ｓｓ）にしてやればよい。また各／−ドの電位は、実際
の回路では容量結合や雑音によって上述の電位から多少
ずれることは十分あり得る。又、Ｖｐのレベルは各クロ
ックによってまちまちであってもさしつかえないが、た
だしＶｐ＞ＶＤＤ十ＶＴを満たすことが望ましい。又、
トランジスタＱ２６，Ｑ２７，Ｑ磁．Ｑ３９はデプレッ
ション型としたが、ぐＴ，，◇Ｔ２のレベルを工夫して
やれば、ェンハンスメント型のトランジスタでも実現さ
れる。以上説明したように、本実施例によってもダミー
セルに容易にＶＤＤ／２近傍の中間電位を書き込むシス
テムを与えることができる。
この時、ダミーセルのコンデンサＣ，．，Ｃ，２，Ｃ，
９，Ｃ２。はメモリセルのコンデンサＣ，３，Ｃ，４，
Ｃ，７，Ｃ，８とほぼ同じ静電容量にとることができ、
加工上、動作上の信頼性も高くなることがわかる。
９，Ｃ２。はメモリセルのコンデンサＣ，３，Ｃ，４，
Ｃ，７，Ｃ，８とほぼ同じ静電容量にとることができ、
加工上、動作上の信頼性も高くなることがわかる。
第１図は本発明の１実施例の等価回路図、第２図は、第
１図に示す回路の動作を説明するための概念的なタイミ
ング図、第３図は本発明の他の実施例の等価回路図、第
４図は第３図に示す回路の動作を説明するための、慨念
的なタイミング図である。 ＳＡ・・・センスアンプ、Ｎ，，Ｎ２・・・信号入出力
ノード、ＢＬ，ＢＬ２，ＢＬ３，ＢＬ…ビット線、ＭＣ
，，ＭＣ２，ＭＣ３，ＭＣ４…メモリセル、ＤＣ，，Ｄ
Ｃ２，ＤＣ３，ＤＣ４・・・ダミーセル、ＷＬ，，ＷＬ
２，ＷＬ３，ＷＬ４・・・ワード線、ＤＷＬ，，ＤＷＬ
２・・・ダミーワード線、Ｎ３，Ｎ４，Ｎ，．，Ｎ，２
，Ｎ，３，Ｎ，４・・・ダミーセル記憶ノード、Ｑ，６
，Ｑ幻， Ｑ４４・・・短絡用ＭＯＳトランジスタ。 第１図 第２図 第４図 図 の 縦
１図に示す回路の動作を説明するための概念的なタイミ
ング図、第３図は本発明の他の実施例の等価回路図、第
４図は第３図に示す回路の動作を説明するための、慨念
的なタイミング図である。 ＳＡ・・・センスアンプ、Ｎ，，Ｎ２・・・信号入出力
ノード、ＢＬ，ＢＬ２，ＢＬ３，ＢＬ…ビット線、ＭＣ
，，ＭＣ２，ＭＣ３，ＭＣ４…メモリセル、ＤＣ，，Ｄ
Ｃ２，ＤＣ３，ＤＣ４・・・ダミーセル、ＷＬ，，ＷＬ
２，ＷＬ３，ＷＬ４・・・ワード線、ＤＷＬ，，ＤＷＬ
２・・・ダミーワード線、Ｎ３，Ｎ４，Ｎ，．，Ｎ，２
，Ｎ，３，Ｎ，４・・・ダミーセル記憶ノード、Ｑ，６
，Ｑ幻， Ｑ４４・・・短絡用ＭＯＳトランジスタ。 第１図 第２図 第４図 図 の 縦
Claims (1)
- 【特許請求の範囲】 １ フリツプフロツプを構成要素とするセンスアンプと
、このセンスアンプの互いに補の関係にある信号入出力
ノードに少くとも一本ずつ接続されるビツト線と、各ビ
ツト線にそれぞれ複数個ずつ接続されるメモリセルおよ
び１個ずつ接続されるダミーセルとを有するダイナミツ
クメモリ装置において、前記ダミーセルに読み出し用Ｍ
ＯＳトランジスタを通してこのダミーセルが接続されて
いるビツト線から所定電位を書き込むようにし、かつ前
記センスアンプの互いに補の関係にある信号入出力ノー
ドに対して、互いに並行させて配設された２本のビツト
線にあって対をなすダミーセルの記憶ノード間に短絡用
ＭＯＳトランジスタを設けて、このＭＯＳトランジスタ
の制御によりダミーセルの記憶ノードを電源電位の中間
電位に設定するようにしたこことを特徴とするダイナミ
ツクメモリ装置。 ２ センスアンプの互いに補の関係にある信号入出力ノ
ードに対して、ＭＯＳトランジスタを介してまたは直接
１本ずつのビツト線が並行して配設されている特許請求
の範囲第１項記載のダイナミツクメモリ装置。 ３ センスアンプの互いに補の関係にある信号入出力ノ
ードに対して、ＭＯＳトランジスタを介して２本ずつの
ビツト線が並行して配設されている特許請求の範囲第１
項記載のダイナミツクメリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184226A JPS601713B2 (ja) | 1980-12-25 | 1980-12-25 | ダイナミックメモリ装置 |
| KR1019810004747A KR830008071A (ko) | 1980-12-11 | 1981-12-05 | 진동 댐퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184226A JPS601713B2 (ja) | 1980-12-25 | 1980-12-25 | ダイナミックメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109184A JPS57109184A (en) | 1982-07-07 |
| JPS601713B2 true JPS601713B2 (ja) | 1985-01-17 |
Family
ID=16149571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184226A Expired JPS601713B2 (ja) | 1980-12-11 | 1980-12-25 | ダイナミックメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601713B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952495A (ja) * | 1982-09-17 | 1984-03-27 | Hitachi Ltd | Ｍｏｓ−ｒａｍ装置 |
| JPS59203298A (ja) * | 1983-05-04 | 1984-11-17 | Nec Corp | 半導体メモリ |
| JPS6085492A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | ダイナミツクメモリ装置 |
| JPS60236191A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPS62129997A (ja) * | 1985-11-13 | 1987-06-12 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| IT1246754B (it) * | 1990-12-28 | 1994-11-26 | Sgs Thomson Microelectronics | Circuito di lettura di celle eprom |
-
1980
- 1980-12-25 JP JP55184226A patent/JPS601713B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109184A (en) | 1982-07-07 |
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