JPS5914830B2 - Ｍｏｓ記憶セル - Google Patents
Ｍｏｓ記憶セルInfo
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- JPS5914830B2 JPS5914830B2 JP56500724A JP50072480A JPS5914830B2 JP S5914830 B2 JPS5914830 B2 JP S5914830B2 JP 56500724 A JP56500724 A JP 56500724A JP 50072480 A JP50072480 A JP 50072480A JP S5914830 B2 JPS5914830 B2 JP S5914830B2
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- integrated circuit
- line
- storage cell
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、等速呼出し記憶装置、ことにモノリシック半
導体チップ上に作られた３個のトランジスタを利用する
静的ＭＯＳ記憶セルに関する。
導体チップ上に作られた３個のトランジスタを利用する
静的ＭＯＳ記憶セルに関する。
０ 背景技術
大規模集積装置により単一のシリコンチップに２進記憶
素子の大きい配列が構成されるようになつている。
素子の大きい配列が構成されるようになつている。
たとえばＭＯＳ技術を使うこれ等の記憶セルは、普通の
双安定構成のマルチーコンポー０５ネット回路から成つ
ている。このような記憶セルの高い記憶密度と低い電力
要求とを持つこのような半導体記憶装置には多くの利点
がある。集積回路記憶装置の静的セルは、従来多数開発
されている。
双安定構成のマルチーコンポー０５ネット回路から成つ
ている。このような記憶セルの高い記憶密度と低い電力
要求とを持つこのような半導体記憶装置には多くの利点
がある。集積回路記憶装置の静的セルは、従来多数開発
されている。
６個の絶縁ゲートＭＯＳ電界効果ト０ ランジスタを利
用するよく知られている静的記憶セル回路構成は、ドン
リー（Ｄｏｎｎｅｌｌｙ）を発明者とする西暦１９７６
年６月２９日付米国特許第３９６７２５２号明細書「等
速呼出し記憶装置のセンス増幅器」に示してあるクロス
結合るようにした特許請求の範囲第１項記載の集積回路
記憶セル１００７前記第１の刻時線３４により、前記集
積回路記憶セル用リフレツシユを行い、前記第２の接続
点Ｋにおいてセル電圧供給２６より高い電圧をキツクし
、高速の読出し動作ができるようにした特許請求の範囲
第１項記載の集積回路記憶セル１０。
用するよく知られている静的記憶セル回路構成は、ドン
リー（Ｄｏｎｎｅｌｌｙ）を発明者とする西暦１９７６
年６月２９日付米国特許第３９６７２５２号明細書「等
速呼出し記憶装置のセンス増幅器」に示してあるクロス
結合るようにした特許請求の範囲第１項記載の集積回路
記憶セル１００７前記第１の刻時線３４により、前記集
積回路記憶セル用リフレツシユを行い、前記第２の接続
点Ｋにおいてセル電圧供給２６より高い電圧をキツクし
、高速の読出し動作ができるようにした特許請求の範囲
第１項記載の集積回路記憶セル１０。
８前記第２の刻時線３６により、書込み動作中に前記集
積回路記憶セル１０に対するプリチヤージを行うように
した特許請求の範囲第１項記載の集積回路記憶セル１０
。
積回路記憶セル１０に対するプリチヤージを行うように
した特許請求の範囲第１項記載の集積回路記憶セル１０
。
９前記集積回路記憶セル１０内部にハイ状態の論理値が
記憶されるときに、前記第２のトランジスタ手段２２に
より前記セル電圧供給源２６と前記第１の接続点Ｓとの
間に充電径路を形成することにより、高い電圧を維持す
るようにした特許請求の範囲第１項記載の集積回路記憶
セル。
記憶されるときに、前記第２のトランジスタ手段２２に
より前記セル電圧供給源２６と前記第１の接続点Ｓとの
間に充電径路を形成することにより、高い電圧を維持す
るようにした特許請求の範囲第１項記載の集積回路記憶
セル。
１０語信号線１４及びビツト信号線１２とセル電圧供給
源２６とを持つ集積回路記憶セル１０において、（（イ
）それぞれ第１及び第２の端子と、制御端子とを持つ第
１、第２及び第３のスイツチ手段２０，２２，２４と、
（口）第１及び第２の端子を持つコンデンサ手段３０と
、（ハ）第１及び第２の刻時線３４，３６とを備え、前
記第１のスイツチ手段２０の制御端子を、前記語信号線
１４に接続し、前記第１のスイツチ手段２０の第１の端
子を、前記ビツト信号線１２に接続し、前記第１のスイ
ツチ手段２０の第２の端子を、前記第２のスイツチ手段
２２の第２の端子と、前記第３のスイツチ手段２４の制
御端子とに接続することにより、前記集積回路記憶セル
１０の記憶接続点Ｓを形成し、前記第２のスイッチ手段
２２の第１の端子を、前記セル電圧供給源２６に接続し
、前記第２のスイツチ手段２２の制御端子を、前記第３
のスイツチ手段２４の第２の端子と、前記コンデンサ手
段３０の第１の端子とに接続し、前記第３のスイツチ手
段２４の第１の端子を、前記第２の刻時線３６に接続し
、前記コンデンサ手段３０の第２の端子を前記第１の刻
時線３４に接続した集積回路記憶セル１００１１前記第
２の刻時線３６が、前記セル電圧供給源２６にほぼ等し
いプリチヤージ電源を構成する特許請求の範囲第１０項
記載の集積回路記憶セル１２前記第１の刻時線３４が、
振動ポンプ電圧供給源を構成する特許請求の範囲第１０
項記載の集積回路記憶セル１０。
源２６とを持つ集積回路記憶セル１０において、（（イ
）それぞれ第１及び第２の端子と、制御端子とを持つ第
１、第２及び第３のスイツチ手段２０，２２，２４と、
（口）第１及び第２の端子を持つコンデンサ手段３０と
、（ハ）第１及び第２の刻時線３４，３６とを備え、前
記第１のスイツチ手段２０の制御端子を、前記語信号線
１４に接続し、前記第１のスイツチ手段２０の第１の端
子を、前記ビツト信号線１２に接続し、前記第１のスイ
ツチ手段２０の第２の端子を、前記第２のスイツチ手段
２２の第２の端子と、前記第３のスイツチ手段２４の制
御端子とに接続することにより、前記集積回路記憶セル
１０の記憶接続点Ｓを形成し、前記第２のスイッチ手段
２２の第１の端子を、前記セル電圧供給源２６に接続し
、前記第２のスイツチ手段２２の制御端子を、前記第３
のスイツチ手段２４の第２の端子と、前記コンデンサ手
段３０の第１の端子とに接続し、前記第３のスイツチ手
段２４の第１の端子を、前記第２の刻時線３６に接続し
、前記コンデンサ手段３０の第２の端子を前記第１の刻
時線３４に接続した集積回路記憶セル１００１１前記第
２の刻時線３６が、前記セル電圧供給源２６にほぼ等し
いプリチヤージ電源を構成する特許請求の範囲第１０項
記載の集積回路記憶セル１２前記第１の刻時線３４が、
振動ポンプ電圧供給源を構成する特許請求の範囲第１０
項記載の集積回路記憶セル１０。
１３前記スイツチ手段２０，２２，２４を、ＭＯＳトラ
ンジスタにより構成した特許請求の範囲第１０項記載の
集積回路記憶セル１００１４前記コンデンサ手段３０を
、このコンデンサ手段３０の第２の端子を形成するよう
にソース端子及びドレイン端子を相互接続したＭＯＳト
ランジスタにより構成した特徴請求の範囲第１０項記載
の集積回路記憶セル１０。
ンジスタにより構成した特許請求の範囲第１０項記載の
集積回路記憶セル１００１４前記コンデンサ手段３０を
、このコンデンサ手段３０の第２の端子を形成するよう
にソース端子及びドレイン端子を相互接続したＭＯＳト
ランジスタにより構成した特徴請求の範囲第１０項記載
の集積回路記憶セル１０。
１５複数個の記憶セル１０を備えた記憶セル配列におい
て、（イ）水平方向に配置され、前記複数個の記憶セル
１０を相互接続する語線１４と、（口）この語線１４か
ら間隔を隔ててこの語線に実質的に平行に配置された第
１の刻時線３４と、ヒ）これ等の語線１４及び第１の刻
時線３４に実質的に直交して配置され、前記記憶セル配
列の隣接する記憶セルを横切る第２の刻時線３６と、（
ニ）この第２の刻時線３６から間隔を隔ててこの刻時線
に平行に配置され、前記記憶セル配列の隣接する記憶セ
ルを横切る電圧供給線２６と、（ホ）前記第２の刻時線
３６から間隔を隔ててこの刻時線に平行に配置され、前
記記憶セル配列の隣接する記憶セルを横切るビツト線１
２とを備えた記憶セル配列。
て、（イ）水平方向に配置され、前記複数個の記憶セル
１０を相互接続する語線１４と、（口）この語線１４か
ら間隔を隔ててこの語線に実質的に平行に配置された第
１の刻時線３４と、ヒ）これ等の語線１４及び第１の刻
時線３４に実質的に直交して配置され、前記記憶セル配
列の隣接する記憶セルを横切る第２の刻時線３６と、（
ニ）この第２の刻時線３６から間隔を隔ててこの刻時線
に平行に配置され、前記記憶セル配列の隣接する記憶セ
ルを横切る電圧供給線２６と、（ホ）前記第２の刻時線
３６から間隔を隔ててこの刻時線に平行に配置され、前
記記憶セル配列の隣接する記憶セルを横切るビツト線１
２とを備えた記憶セル配列。
技術分野
本発明は、等速呼出し記憶装置、ことにモノリシツク半
導体チツプ上に作られた３個のトランジスタを利用する
静的ＭＯＳ記憶セルに関する。
導体チツプ上に作られた３個のトランジスタを利用する
静的ＭＯＳ記憶セルに関する。
背景技術大規模集積装置により単一のシリコンチツプに
２進記憶素子の大きい配列が構成されるようになつてい
る。
２進記憶素子の大きい配列が構成されるようになつてい
る。
たとえばＭＯＳ技術を使うこれ等の記憶セルは、普通の
双安定構成のマルチ−コンポーネント回路から成つてい
る。このような記憶セルの高い記憶密度と低い電力要求
とを持つこのような半導体記憶装置には多くの利点があ
る。集積回路記憶装置の静的セルは、従来多数開発され
ている。
双安定構成のマルチ−コンポーネント回路から成つてい
る。このような記憶セルの高い記憶密度と低い電力要求
とを持つこのような半導体記憶装置には多くの利点があ
る。集積回路記憶装置の静的セルは、従来多数開発され
ている。
６個の絶縁ゲートＭＯＳ電界効果トランジスタを利用す
るよく知られている静的記憶セル回路構成は、ドンリ一
（ＤＯｎｎｅｌｌｙ）を発明者とする西暦１９７６年６
月２９日付米国特許第３９６７２５２号明細書『等速呼
出し記憶装置のセンス増幅器』に示してあるクロス結合
（ＣｒＯｓｓ−ＣＯｕｐｌｅｄ）のインバータ段である
。
るよく知られている静的記憶セル回路構成は、ドンリ一
（ＤＯｎｎｅｌｌｙ）を発明者とする西暦１９７６年６
月２９日付米国特許第３９６７２５２号明細書『等速呼
出し記憶装置のセンス増幅器』に示してあるクロス結合
（ＣｒＯｓｓ−ＣＯｕｐｌｅｄ）のインバータ段である
。
この構成においては、与えられた個数の記憶セルに必要
な面積を最小にするのに、単一のセルが６個のトランジ
スタを含むように２個のロード・デバイス及び４個のト
ランジスタから成る２個のクロス結合のインバータを設
ける。集積回路記憶装置のセル構造の寸法をさらに減小
し、そして向上した性能と一層高い記憶密度とが得られ
るようにするのに、４個のトランジスタ及び２個の抵抗
素子を持つ構造配置が開発され、マツケニ一（Ｍｃｋｅ
ｎｎｅｙ）等を発明者とする１９７８年１１月１４日付
米国特許第４１２５８５４号明細書「静的ＲＡＭ用の対
称セル配置」に記載してある。
な面積を最小にするのに、単一のセルが６個のトランジ
スタを含むように２個のロード・デバイス及び４個のト
ランジスタから成る２個のクロス結合のインバータを設
ける。集積回路記憶装置のセル構造の寸法をさらに減小
し、そして向上した性能と一層高い記憶密度とが得られ
るようにするのに、４個のトランジスタ及び２個の抵抗
素子を持つ構造配置が開発され、マツケニ一（Ｍｃｋｅ
ｎｎｅｙ）等を発明者とする１９７８年１１月１４日付
米国特許第４１２５８５４号明細書「静的ＲＡＭ用の対
称セル配置」に記載してある。
静的記憶装置の配置面積及びパワー・ドレインをさらに
向上するように、１−トランジスタ、１一コンデンサ動
的セルと共にセルフ・リフレツシングサーキツトリ一を
使う疑似静的等速呼出し記憶装置が開発されている。５
個のトランジスタ及び動的センシングを利用するセルフ
・リフレツシング・セルは、１９７９年６月肝行のＩＥ
ＥＥトランザクシヨンズ・オン・エレクトロン・デバイ
シズ（ＴｒａｎｓａｃｔｉＯｎｓＯｎＥｌｅｃｔｒＯｎ
Ｄｅｖｉｃｅｓ）ＥＤ−２６巻第６号第８６Ｌ頁のケイ
ウツド（ＣａｙｗＯＯｄ）等を著者とする論文『サブミ
リワツトの予備電力を持つ新規な４Ｋ静的ＲＡＭ』に記
載してある。
向上するように、１−トランジスタ、１一コンデンサ動
的セルと共にセルフ・リフレツシングサーキツトリ一を
使う疑似静的等速呼出し記憶装置が開発されている。５
個のトランジスタ及び動的センシングを利用するセルフ
・リフレツシング・セルは、１９７９年６月肝行のＩＥ
ＥＥトランザクシヨンズ・オン・エレクトロン・デバイ
シズ（ＴｒａｎｓａｃｔｉＯｎｓＯｎＥｌｅｃｔｒＯｎ
Ｄｅｖｉｃｅｓ）ＥＤ−２６巻第６号第８６Ｌ頁のケイ
ウツド（ＣａｙｗＯＯｄ）等を著者とする論文『サブミ
リワツトの予備電力を持つ新規な４Ｋ静的ＲＡＭ』に記
載してある。
しかしこのような記録セルに望ましい高い記憶密度は、
５個のトランジスタを使つた場合には得られない。２−
デバイス・インバータを利用するチヤージ・ポンピング
・ループは１９７９年６月刊行のＩＥＥＥジヤーナル・
オブ・ソリッド・ステツト・サークイツツ（ＪＯｕｒｎ
ａｌＯｆＳＯｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ）ＳＣ
−１４巻第３号第５９９頁のシリニログル（Ｃｉｌｌｎ
ｇｉｒＯｇｌｕ）を著者とすゐ論文「静的ＭＯＳ／ＲＡ
Ｍセルに対するチヤージ・ポンピング・ループの概念」
に記載してある。
５個のトランジスタを使つた場合には得られない。２−
デバイス・インバータを利用するチヤージ・ポンピング
・ループは１９７９年６月刊行のＩＥＥＥジヤーナル・
オブ・ソリッド・ステツト・サークイツツ（ＪＯｕｒｎ
ａｌＯｆＳＯｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ）ＳＣ
−１４巻第３号第５９９頁のシリニログル（Ｃｉｌｌｎ
ｇｉｒＯｇｌｕ）を著者とすゐ論文「静的ＭＯＳ／ＲＡ
Ｍセルに対するチヤージ・ポンピング・ループの概念」
に記載してある。
前記したようなトランジスタ及び抵抗器チャージ・ポン
ピング・ループは論理１の記憶が劣化しセル抵抗値の制
御がむずかしい。これ等の疑似静的セルは、１−トラン
ジスタ、１−コンデンサ動的セルの考え方から誘導され
るから、これ等のセルの読出しは先天的に破壊的であり
、読出しごとにリフレツシユしなければならない。従つ
て疑似静的セルは、完全に静的な記憶動作とは全く両立
できない。さらに擬似静的セルは、保持デバイスなしで
コンデサに情報を記憶するから、これ等のセルはα粒子
誘起誤差に敏感である。このようにして、セル・コンポ
ーネントの個数及び面積を最少にして半導体記憶装置の
記憶密度を高めるようにした静的ＭＯＳ記憶セルが必要
になつている。
ピング・ループは論理１の記憶が劣化しセル抵抗値の制
御がむずかしい。これ等の疑似静的セルは、１−トラン
ジスタ、１−コンデンサ動的セルの考え方から誘導され
るから、これ等のセルの読出しは先天的に破壊的であり
、読出しごとにリフレツシユしなければならない。従つ
て疑似静的セルは、完全に静的な記憶動作とは全く両立
できない。さらに擬似静的セルは、保持デバイスなしで
コンデサに情報を記憶するから、これ等のセルはα粒子
誘起誤差に敏感である。このようにして、セル・コンポ
ーネントの個数及び面積を最少にして半導体記憶装置の
記憶密度を高めるようにした静的ＭＯＳ記憶セルが必要
になつている。
さらに非破壊的に読出するとができることにより完全に
静的記憶動作の得られる静的記憶セルが必要になつてい
る。さらに電力要求が低くしかも高速で動作する半導体
記憶装置が必要になつている。さらにα粒子インミユニ
テイ（Ｉｍｍｕｎｉｔｙ）が向上し製造上の制御が最小
ですむ半導体記憶装置が必要になつている。発明の開示 本発明によれば、モノリシツクＭＯＳ半導体基板上に作
ることができ、小形寸法、低電力、静的両立性及び良好
なα粒子イミユニテイの利点を持つ半導体記憶装置セル
が得られる。
静的記憶動作の得られる静的記憶セルが必要になつてい
る。さらに電力要求が低くしかも高速で動作する半導体
記憶装置が必要になつている。さらにα粒子インミユニ
テイ（Ｉｍｍｕｎｉｔｙ）が向上し製造上の制御が最小
ですむ半導体記憶装置が必要になつている。発明の開示 本発明によれば、モノリシツクＭＯＳ半導体基板上に作
ることができ、小形寸法、低電力、静的両立性及び良好
なα粒子イミユニテイの利点を持つ半導体記憶装置セル
が得られる。
本発明によれば、ビツト線及び語線と、セル電圧供給源
とを持つ集積回路記憶セルが得られる。
とを持つ集積回路記憶セルが得られる。
この記憶セルは、第１及び第２の刻時線を備える。第１
のトランジスタは、記憶セルの呼出しができるようにビ
ツト線及び語線に相互接続される。第２のトランジスタ
を設け、これをセル電圧供給源と、第１のトランジスタ
とに相互接続することにより第１の接続点を形成する。
第２のトランジスタは、セル電圧供給源に対し第１の接
続点への充電径路を形成する。トランジスタから作つた
非線形コンデンサは、第１の刻時線及び第２のトランジ
スタに相互接続される。このコンデンサ及び第２のトラ
ンジスタ間の相互接続により第２の接続点を形成する。
コンデンサは、第１の刻時線及び第２の接続点間に電圧
結合を行ない、第１の刻時線から第２の接続点に電圧を
連続的に結合し、第２の接続点における電圧をセル電圧
供給源より高くする。第３のトランジスタは第１及び第
２の節点と第２刻時線とに接続してある。第３トランジ
スタは、第２の刻時線と、第２の接続点との間に充電径
路を形成し、第２の接続点に電圧を条件付きで保持する
。なお本発明によれば語信号線及びビツト信号線と、セ
ル電圧供給源とを持つ集積回路記憶セルが得られる。
のトランジスタは、記憶セルの呼出しができるようにビ
ツト線及び語線に相互接続される。第２のトランジスタ
を設け、これをセル電圧供給源と、第１のトランジスタ
とに相互接続することにより第１の接続点を形成する。
第２のトランジスタは、セル電圧供給源に対し第１の接
続点への充電径路を形成する。トランジスタから作つた
非線形コンデンサは、第１の刻時線及び第２のトランジ
スタに相互接続される。このコンデンサ及び第２のトラ
ンジスタ間の相互接続により第２の接続点を形成する。
コンデンサは、第１の刻時線及び第２の接続点間に電圧
結合を行ない、第１の刻時線から第２の接続点に電圧を
連続的に結合し、第２の接続点における電圧をセル電圧
供給源より高くする。第３のトランジスタは第１及び第
２の節点と第２刻時線とに接続してある。第３トランジ
スタは、第２の刻時線と、第２の接続点との間に充電径
路を形成し、第２の接続点に電圧を条件付きで保持する
。なお本発明によれば語信号線及びビツト信号線と、セ
ル電圧供給源とを持つ集積回路記憶セルが得られる。
この記憶セルは、それぞれ第１及び第２の端子と、制御
端子とを持つ、第１、第２及び第３のスイツチを備えて
いる。さらにこのセルは、制御端子及び第１の端子を持
つ非線形コンデンサを備えている。第１のスイツチの制
御端子は、語信号線に接続される。第１のスイツチの第
１の端子は、ビツト信号線に接続される。第１のスイツ
チの第２の端子は、第２のスイツチの第２の端子と、第
３のスイツチの制御端子とに接続されることにより、記
憶セル用の記憶接続点を形成する。第２のスイツチの第
１の端子は、セル電圧供給源に接続される。第２のスイ
ツチの制御端子は、第３のスイツチの第２の端子と、コ
ンデンサの制御端子とに接続される。第３のスイツチの
第１の端子は、第２の制御刻時線に接続され、コンデン
サの第１の端子は、第１の制御刻時線に接続される。
端子とを持つ、第１、第２及び第３のスイツチを備えて
いる。さらにこのセルは、制御端子及び第１の端子を持
つ非線形コンデンサを備えている。第１のスイツチの制
御端子は、語信号線に接続される。第１のスイツチの第
１の端子は、ビツト信号線に接続される。第１のスイツ
チの第２の端子は、第２のスイツチの第２の端子と、第
３のスイツチの制御端子とに接続されることにより、記
憶セル用の記憶接続点を形成する。第２のスイツチの第
１の端子は、セル電圧供給源に接続される。第２のスイ
ツチの制御端子は、第３のスイツチの第２の端子と、コ
ンデンサの制御端子とに接続される。第３のスイツチの
第１の端子は、第２の制御刻時線に接続され、コンデン
サの第１の端子は、第１の制御刻時線に接続される。
本発明をさらに十分に理解し本発明のさらに他の目的及
び利点を明らかにするために添付図面について以下に詳
細に説明する。 第一１図は本発明記憶セルの回路線図である。 第２図は本発明記憶セルの動作を示す信号波形を示す。
第３図は第１図に示した本記憶セルの配置設計である。
詳細な説明 第１図には本発明集積回路記憶セル（以下単に記憶セル
と呼ぶ）１０を示す。 記憶セル１０は、等速呼出し記憶装置を形成するように
、普通の方法で行及び列をなして配置した多数のこのよ
うな記憶セルの配列の一部として利用される。記憶セル
１０を使いこのようにして形成した等速呼出し記憶装置
は、単一の半導体チツプ上に作ることができ、金属一酸
化物一半導体（ＭＯＳ）技術脣り用してこのように作る
ことを主として企図している。記憶セルの配列に配置さ
れるときに、記憶セル１０は、列に配置され、ビツト線
１２に接続される。各記憶セル１０は、等速呼出し記憶
装置の各別の行に配置されるから、各行は語線１４のよ
うな各別の語線によりアドレス指定されるか又は使用可
能にされる。語線１４は、記憶セル１０を利用する等速
呼出し記憶装置の１行内の全部の記憶セル１０を使用可
能にする。書込み制御回路（図示してない）は、書込み
サイクル中にビツト線１２を駆動するように接続されれ
ばよい。使用可能サーキツトリ一（図示してない）は、
ビツト線１２をセンス増幅器に接続するように設けてあ
る。ノ記憶セル１０は、３個の電界効果トランジスタ２
０，２２，２４を備えている。 電界効果トランジスタ２０は、端子２０ａ，２０ｂと、
制御端子すなわちゲート端子２０ｃとを備えている。電
界効果トランジスタ２２は、端子２２ａ，２２ｂと、制
御端子２２ｃとを備えている。同様に電界効果トランジ
スタ２４は、端子２４ａ，２４ｂと、制御端子２４ｃと
を備えている。電界効果トランジスタ２０の端子２０ｃ
は語線１４に接線される。電界効果トランジスタ２０の
端子２０ａは、ビツト線１２に接続される。電界効果ト
ランジスタ２０の端子２０ｂと、トランジスタ２２の端
子２２ｂとは、電界効果トランジスタ２４の端子２４ｃ
に接続され、セル記憶接続点Ｓを形成する。電界効果ト
ランジスタ２２の端子２２ａ′叡セル電圧供給源２６に
接続され、セノＩＵｆ：．Ｖｃｃを受け取る。記憶セル
１０は、さらに端子３０ａ，３０ｂを持つ非線形コンデ
ンサ３０を備えている。コンデンサ３０は、ドレン端子
及びソース端子を端子３０ｂを形成するように接続した
エンハンスメント型電界効果トランジスタで作られてい
る。この電果効果トランジスタのゲート端子は、コンデ
ンサ３０の端子３０ａを構成する。コンデンサ３０の端
子３０ｂは、刻時ポンプ線３４に相互接続される。第１
の刻時線（以下においてプリチヤージＰＣ制御刻時線と
呼ぶ）３４の電圧は、記憶セル１０にデータを記憶した
ときに、記憶セル１０内の電荷漏れをリフレツシユする
又は補充する作用をする遅い振動電圧である。コンデン
サ３０の端子３０ａと、トランジスタ２２の端子２２ｃ
と、トランジスタ２４の端子２４ｂとは、接続点Ｋを形
成するように相互接続される。記憶セル１０に設けた制
御刻時線は、トランジスタ２４の端子２４ａに接続した
第２の刻時線（以下においてプリチヤージＰＣ制御刻時
線と呼ぶ）３６から成つている。プリチヤージＰＣ制御
刻時線３６は、通常ＶＯＯの値まで高く保持される。第
１図及び第２図について記憶セル１０の動作を述べる。 語線１４が論理値１を表わすハイ状態であるときは、記
憶セル１０は読出し又は書込みを行なうことができる。
語線１４が論理値０を表わすロー状態であるときは、記
憶セル１０はビツト線１２から分離され、記憶セル１０
が動作の待機モードに入るように、データを接続点Ｓに
おいて記憶することができる。接続点Ｓ，Ｋに論理値０
を記憶されるときは、電界効果トランジスタ２２は非導
通になり、接続点Ｓをセル電圧Ｖｃｃから分離し、又電
界効果トランジスタ２４が非導通になり、接続点Ｋをプ
リチヤージ刻時線３６から分離する。 記憶セル１０内のダイオード対基板接合部の漏れ電流は
、両接続点Ｓ，Ｋにおいて論理値ローを持続することが
できる。この時間中にはコンデンサ３０の両端子３０ａ
，３０ｂ間には極めてわずかなギアバスタンスしかなく
て、接続点Ｋにおける電圧は、刻時ポンプ線３４の変動
電圧により影響を受けない。記憶セル１０に論理値１が
記憶されるときは、接続点Ｓ，Ｋはそれぞれ別のハイ状
態を保持する。この場合刻時ポンプ線３４及び接続点Ｋ
間に高い結合キヤパシタンスが存在する。このときには
、電界効果トランジスタ２−４は非導通であるから、刻
時ポンプ線３４の上昇する電圧変動を接続点Ｋに極めて
有効に結合することにより、接続点Ｋにおける電圧をセ
ル電圧供給値Ｖｃｃより高くキツクする。この結合によ
り、ＶＯＯから電界効界トランジスタ２２を経て導電性
の高い充電径路が生じ、接続点Ｓにおける電圧を弓き上
げることにより、接続点Ｓにおける漏れに基づく電荷損
失を補充する。刻時ポンプ線３４の上昇する電圧変動に
より、接続点Ｋの電圧を高くキツクするが、刻時ポンプ
線３４の下降する電圧変動は、ＰＣ制御刻時線３６の電
圧が導通した電界効果トランジスタ２４により接続点Ｋ
における電圧を保つので、接続Ｋにおける電圧を接続点
Ｓにおける電圧以下のしきい値より低く引き下げること
ができない。記憶セル１０がα粒子の影響に基づく電荷
損失に対し静的記憶能力と共に向上したインミユニテイ
を生ずるのは、両接続点Ｓ，Ｋ間のこのクロスーホール
デイング・パターンによる。記憶セル１０に対し読出し
動作を行うには、ビツト線１２を初めにＯに放電し浮動
状態にする。 語線１４が・・イ状態（第２ａ図）になると、ビツト線
１２はＯのままになり、接続点Ｓに論理値０が記憶され
たかどうかを読み出す。ビツト線１２は、第２ｂ図に示
すように、接続点Ｓに論理値１が記憶されるならば、電
界効果トランジスタ２０，２２の動作によりハイ状態に
引き上げられ、ハイ状態が読み出される。記憶されたセ
ルデータは読出し動作中には破壊されない。従つて動的
センシング技術又はリフレツシユ技術は必要としない。
記憶セル１０は又、セル電圧供給線２６を読出し動作中
に浮動させることにより、セル電圧供給線２６を経て読
み出すことができる。書込み動作を行うには、第２ｃ図
に示すように語線１４が・・イ状態になる前に、プリチ
ヤージ制御刻時線３６がロー状態になり、接続点Ｋを零
に放電させる。 語線１４がハイ状態になると、ビツト線１２のデータが
、接続点Ｓに書き込まれる。データが接続点Ｓに書き込
まれて後に、第２ｃ図に示すようにプリチャージ制御刻
時線３６がハイ状態になる。接続点Ｋは、接続点Ｓに論
理値１が書き込まれたならば、セル供給電圧より高い値
に充電される。刻時ポンプ線３４の動作は、第２ｄ図及
び第２ｅ図に例示してある。 第２ｄ図に例示した刻時ポンプ線３４の電圧波形は、全
行の記憶セル１０のリフレツシユを生じさせると共に読
み出されている記憶セル１０の接続点Ｋにお℃・て一層
高い電圧に上昇して、電界効果トランジスタ２２を高度
に導通させ、記憶セル１０から高速読み出しができるよ
うにする。第３図は互に隣接して作つた２個の記憶セル
１０を備えた記憶セル１０用配置設計を示す。 この配置設計においては、前記したのと同様な対応する
コンポーネントに同様な参照数字を使つてある。２個の
記憶セル１０は、記憶セル１０ａ，１０ｂで表わし、破
線３８により分けてある。 プリチヤージ制御刻時線３６は、各記憶セル１０ａ，１
０ｂ間で共用されることは明らかである。このようにし
てナチユラル・バイ・サイト（Ｎａｔｕｒａｌｂｙｓｉ
ｇｈｔ）型記憶装置構成が得られる。語線１４は、各記
憶セル１０ａ，１０ｂを横切つてＸ方向に走るポリシリ
コン線である。同様に刻時ポンプ線３４も又、コンデン
サ３０に拡散相互接続されてＸ方向に配置されている。
この構造配置により、記憶セル１０と共に利用する行ア
ドレス・デコーダによつて第２ｄ図に示すように読出し
／書込みサイクル中にポンピング波形を発生することが
できる。ビツト線１２、セル電圧供給線２６及びプリチ
ヤージ制御刻時線３６を構成する金属線は、刻時ポンプ
線３４及び語線１４に対してＹ方向に斜めに配置され、
記憶セル１０の２個のセルごとに繰返し現われる金属模
様から成つている。この構成により記憶セル１０用の簡
潔なセル配置が得られる。直線の金属ビツト線、セル電
圧供給線及びプリチヤージ制御刻時線を持つ異る配置設
計によつても又従来の静的セルよりも小さいセル面積が
得られる。記憶セル１０を、当業界にはよく知られてい
る単一ポリシリコンＮ−チヤンネルＭＯＳ法を利用して
作ることができる。 ２重ポリシリコン法を利用する場合には、語線１４、刻
時ポンプ線３４及びセル電圧供給線２６はＸ方向に金属
化されるが、第２のポリシリコン線はＹ方向に相互接続
される。 この方法により刻時ポンプ線３４の抵抗器−コンデンサ
遅延を減らすことができ、従来開発されている記憶セル
に比べると一層小さい配列寸法が得られる。従つて本発
明により、セル・コンポーネントの個数を最少にされ、
小さな面積の記憶セルを備えたＭＯＳ記憶セルの得られ
るのは明らかである。 さらに本発明記憶セルは非破壊的に読み出すことができ
、完全に静的な記憶動作と両立できる。さらに本発明記
憶セルは、高電力を消費しないで、記憶セルの動作速度
を高めるように読み出し／書き込みキツクを持つ低周波
ポンプ作用を利用して動作特性を高めることができる。
さらに本発明記憶セルは向上したα粒子インミユニテイ
のもとに動作する。以上本発明をその特定の実施例につ
いて述べたが、当業者には種種の変化変型のできること
が明らかであり、これ等の変化変型が特許請求の範囲を
逸脱しないのはもちろんである。
び利点を明らかにするために添付図面について以下に詳
細に説明する。 第一１図は本発明記憶セルの回路線図である。 第２図は本発明記憶セルの動作を示す信号波形を示す。
第３図は第１図に示した本記憶セルの配置設計である。
詳細な説明 第１図には本発明集積回路記憶セル（以下単に記憶セル
と呼ぶ）１０を示す。 記憶セル１０は、等速呼出し記憶装置を形成するように
、普通の方法で行及び列をなして配置した多数のこのよ
うな記憶セルの配列の一部として利用される。記憶セル
１０を使いこのようにして形成した等速呼出し記憶装置
は、単一の半導体チツプ上に作ることができ、金属一酸
化物一半導体（ＭＯＳ）技術脣り用してこのように作る
ことを主として企図している。記憶セルの配列に配置さ
れるときに、記憶セル１０は、列に配置され、ビツト線
１２に接続される。各記憶セル１０は、等速呼出し記憶
装置の各別の行に配置されるから、各行は語線１４のよ
うな各別の語線によりアドレス指定されるか又は使用可
能にされる。語線１４は、記憶セル１０を利用する等速
呼出し記憶装置の１行内の全部の記憶セル１０を使用可
能にする。書込み制御回路（図示してない）は、書込み
サイクル中にビツト線１２を駆動するように接続されれ
ばよい。使用可能サーキツトリ一（図示してない）は、
ビツト線１２をセンス増幅器に接続するように設けてあ
る。ノ記憶セル１０は、３個の電界効果トランジスタ２
０，２２，２４を備えている。 電界効果トランジスタ２０は、端子２０ａ，２０ｂと、
制御端子すなわちゲート端子２０ｃとを備えている。電
界効果トランジスタ２２は、端子２２ａ，２２ｂと、制
御端子２２ｃとを備えている。同様に電界効果トランジ
スタ２４は、端子２４ａ，２４ｂと、制御端子２４ｃと
を備えている。電界効果トランジスタ２０の端子２０ｃ
は語線１４に接線される。電界効果トランジスタ２０の
端子２０ａは、ビツト線１２に接続される。電界効果ト
ランジスタ２０の端子２０ｂと、トランジスタ２２の端
子２２ｂとは、電界効果トランジスタ２４の端子２４ｃ
に接続され、セル記憶接続点Ｓを形成する。電界効果ト
ランジスタ２２の端子２２ａ′叡セル電圧供給源２６に
接続され、セノＩＵｆ：．Ｖｃｃを受け取る。記憶セル
１０は、さらに端子３０ａ，３０ｂを持つ非線形コンデ
ンサ３０を備えている。コンデンサ３０は、ドレン端子
及びソース端子を端子３０ｂを形成するように接続した
エンハンスメント型電界効果トランジスタで作られてい
る。この電果効果トランジスタのゲート端子は、コンデ
ンサ３０の端子３０ａを構成する。コンデンサ３０の端
子３０ｂは、刻時ポンプ線３４に相互接続される。第１
の刻時線（以下においてプリチヤージＰＣ制御刻時線と
呼ぶ）３４の電圧は、記憶セル１０にデータを記憶した
ときに、記憶セル１０内の電荷漏れをリフレツシユする
又は補充する作用をする遅い振動電圧である。コンデン
サ３０の端子３０ａと、トランジスタ２２の端子２２ｃ
と、トランジスタ２４の端子２４ｂとは、接続点Ｋを形
成するように相互接続される。記憶セル１０に設けた制
御刻時線は、トランジスタ２４の端子２４ａに接続した
第２の刻時線（以下においてプリチヤージＰＣ制御刻時
線と呼ぶ）３６から成つている。プリチヤージＰＣ制御
刻時線３６は、通常ＶＯＯの値まで高く保持される。第
１図及び第２図について記憶セル１０の動作を述べる。 語線１４が論理値１を表わすハイ状態であるときは、記
憶セル１０は読出し又は書込みを行なうことができる。
語線１４が論理値０を表わすロー状態であるときは、記
憶セル１０はビツト線１２から分離され、記憶セル１０
が動作の待機モードに入るように、データを接続点Ｓに
おいて記憶することができる。接続点Ｓ，Ｋに論理値０
を記憶されるときは、電界効果トランジスタ２２は非導
通になり、接続点Ｓをセル電圧Ｖｃｃから分離し、又電
界効果トランジスタ２４が非導通になり、接続点Ｋをプ
リチヤージ刻時線３６から分離する。 記憶セル１０内のダイオード対基板接合部の漏れ電流は
、両接続点Ｓ，Ｋにおいて論理値ローを持続することが
できる。この時間中にはコンデンサ３０の両端子３０ａ
，３０ｂ間には極めてわずかなギアバスタンスしかなく
て、接続点Ｋにおける電圧は、刻時ポンプ線３４の変動
電圧により影響を受けない。記憶セル１０に論理値１が
記憶されるときは、接続点Ｓ，Ｋはそれぞれ別のハイ状
態を保持する。この場合刻時ポンプ線３４及び接続点Ｋ
間に高い結合キヤパシタンスが存在する。このときには
、電界効果トランジスタ２−４は非導通であるから、刻
時ポンプ線３４の上昇する電圧変動を接続点Ｋに極めて
有効に結合することにより、接続点Ｋにおける電圧をセ
ル電圧供給値Ｖｃｃより高くキツクする。この結合によ
り、ＶＯＯから電界効界トランジスタ２２を経て導電性
の高い充電径路が生じ、接続点Ｓにおける電圧を弓き上
げることにより、接続点Ｓにおける漏れに基づく電荷損
失を補充する。刻時ポンプ線３４の上昇する電圧変動に
より、接続点Ｋの電圧を高くキツクするが、刻時ポンプ
線３４の下降する電圧変動は、ＰＣ制御刻時線３６の電
圧が導通した電界効果トランジスタ２４により接続点Ｋ
における電圧を保つので、接続Ｋにおける電圧を接続点
Ｓにおける電圧以下のしきい値より低く引き下げること
ができない。記憶セル１０がα粒子の影響に基づく電荷
損失に対し静的記憶能力と共に向上したインミユニテイ
を生ずるのは、両接続点Ｓ，Ｋ間のこのクロスーホール
デイング・パターンによる。記憶セル１０に対し読出し
動作を行うには、ビツト線１２を初めにＯに放電し浮動
状態にする。 語線１４が・・イ状態（第２ａ図）になると、ビツト線
１２はＯのままになり、接続点Ｓに論理値０が記憶され
たかどうかを読み出す。ビツト線１２は、第２ｂ図に示
すように、接続点Ｓに論理値１が記憶されるならば、電
界効果トランジスタ２０，２２の動作によりハイ状態に
引き上げられ、ハイ状態が読み出される。記憶されたセ
ルデータは読出し動作中には破壊されない。従つて動的
センシング技術又はリフレツシユ技術は必要としない。
記憶セル１０は又、セル電圧供給線２６を読出し動作中
に浮動させることにより、セル電圧供給線２６を経て読
み出すことができる。書込み動作を行うには、第２ｃ図
に示すように語線１４が・・イ状態になる前に、プリチ
ヤージ制御刻時線３６がロー状態になり、接続点Ｋを零
に放電させる。 語線１４がハイ状態になると、ビツト線１２のデータが
、接続点Ｓに書き込まれる。データが接続点Ｓに書き込
まれて後に、第２ｃ図に示すようにプリチャージ制御刻
時線３６がハイ状態になる。接続点Ｋは、接続点Ｓに論
理値１が書き込まれたならば、セル供給電圧より高い値
に充電される。刻時ポンプ線３４の動作は、第２ｄ図及
び第２ｅ図に例示してある。 第２ｄ図に例示した刻時ポンプ線３４の電圧波形は、全
行の記憶セル１０のリフレツシユを生じさせると共に読
み出されている記憶セル１０の接続点Ｋにお℃・て一層
高い電圧に上昇して、電界効果トランジスタ２２を高度
に導通させ、記憶セル１０から高速読み出しができるよ
うにする。第３図は互に隣接して作つた２個の記憶セル
１０を備えた記憶セル１０用配置設計を示す。 この配置設計においては、前記したのと同様な対応する
コンポーネントに同様な参照数字を使つてある。２個の
記憶セル１０は、記憶セル１０ａ，１０ｂで表わし、破
線３８により分けてある。 プリチヤージ制御刻時線３６は、各記憶セル１０ａ，１
０ｂ間で共用されることは明らかである。このようにし
てナチユラル・バイ・サイト（Ｎａｔｕｒａｌｂｙｓｉ
ｇｈｔ）型記憶装置構成が得られる。語線１４は、各記
憶セル１０ａ，１０ｂを横切つてＸ方向に走るポリシリ
コン線である。同様に刻時ポンプ線３４も又、コンデン
サ３０に拡散相互接続されてＸ方向に配置されている。
この構造配置により、記憶セル１０と共に利用する行ア
ドレス・デコーダによつて第２ｄ図に示すように読出し
／書込みサイクル中にポンピング波形を発生することが
できる。ビツト線１２、セル電圧供給線２６及びプリチ
ヤージ制御刻時線３６を構成する金属線は、刻時ポンプ
線３４及び語線１４に対してＹ方向に斜めに配置され、
記憶セル１０の２個のセルごとに繰返し現われる金属模
様から成つている。この構成により記憶セル１０用の簡
潔なセル配置が得られる。直線の金属ビツト線、セル電
圧供給線及びプリチヤージ制御刻時線を持つ異る配置設
計によつても又従来の静的セルよりも小さいセル面積が
得られる。記憶セル１０を、当業界にはよく知られてい
る単一ポリシリコンＮ−チヤンネルＭＯＳ法を利用して
作ることができる。 ２重ポリシリコン法を利用する場合には、語線１４、刻
時ポンプ線３４及びセル電圧供給線２６はＸ方向に金属
化されるが、第２のポリシリコン線はＹ方向に相互接続
される。 この方法により刻時ポンプ線３４の抵抗器−コンデンサ
遅延を減らすことができ、従来開発されている記憶セル
に比べると一層小さい配列寸法が得られる。従つて本発
明により、セル・コンポーネントの個数を最少にされ、
小さな面積の記憶セルを備えたＭＯＳ記憶セルの得られ
るのは明らかである。 さらに本発明記憶セルは非破壊的に読み出すことができ
、完全に静的な記憶動作と両立できる。さらに本発明記
憶セルは、高電力を消費しないで、記憶セルの動作速度
を高めるように読み出し／書き込みキツクを持つ低周波
ポンプ作用を利用して動作特性を高めることができる。
さらに本発明記憶セルは向上したα粒子インミユニテイ
のもとに動作する。以上本発明をその特定の実施例につ
いて述べたが、当業者には種種の変化変型のできること
が明らかであり、これ等の変化変型が特許請求の範囲を
逸脱しないのはもちろんである。
Claims (1)
- 【特許請求の範囲】 １ ビット線１２及び語線１４と、セル電圧供給源２６
とを持つ集積記憶セル１０において、（イ）第１及び第
２の刻時線３４、３６と、（ロ）前記ビット線１２及び
語線１４に相互接続され、集積回路記憶セル１０への呼
出しを行なうための第１のトランジスタ手段２０と、（
ハ）前記セル電圧供給源２６及び前記第１のトランジス
タ手段２０に相互接続されることにより、第１の接続点
Ｓを形成し、前記セル電圧供給源２６から前記第１の接
続点Ｓへの充電径路を形成し、この第１の接続点Ｓにお
ける電圧を条件づきで保持するための第２のトランジス
タ手段２２と、（ニ）前記第１の刻時線３４と、 前記第２のトランジスタ手段２２とに相互接続され、こ
の第２のトランジスタ手段２２との間の相互接続により
第２の接続点Ｋを形成し、前記第１の刻時線３４と、前
記第２の接続点Ｋとの間に非線形の容量的結合を行ない
、前記第２の接続点Ｋにおける電圧を前記セル電圧供給
源２６より高くするように前記第１の刻時線３４から第
２の接続点Ｋに電圧を条件付きで供給するための非線形
コンデンサ手段３０と、（ホ）前記第１及び第２の接続
点Ｓ，Ｋと、前記第２の刻時線３６とに相互接続され、
前記第２の刻時線３６と前記第２の接続点Ｋとの間に充
電径路を形成し、この第２の接続点Ｋにおける電圧を条
件づきで保持するための第３のトランジスタ手段２４と
を包含する集積回路記憶セル１０。 ２ 前記第１の接続点Ｓを、データ記憶用の記憶セル記
憶接続点にした特許請求の範囲第１項記載の集積回路記
憶セル１０。 ３ 前記第１の刻時線３４を、前記集積回路記憶セル１
０への遅い振動電源にした特許請求の範囲第１項記載の
集積回路記憶セル１０。 ４ 前記第２の刻時線３６を、前記セル電圧供給源２６
にほぼ等しい前記集積回路記憶セル１０への電源にした
特許請求の範囲第１項記載の集積回路記憶セル１０。 ５ 前記非線形コンデンサ手段３０により、前記第１の
刻時線３４と、前記第２の接続点Ｋとの間に結合径路を
形成し前記第１の接続点Ｓにおけるハイ状態を記憶し読
出すようにした特許請求の範囲第１項記載の集積回路記
憶セル１０。 ６ 前記第１の接続点Ｓにハイ状態が記憶されるときに
、前記第２の接続点Ｋに電圧を保持するために、前記第
３のトランジスタ手段２４により、前記第２の刻時線３
６と、前記第２の接続点にとの間に充電径路を形成し、
そして書込み動作中には、前記第３のトランジスタ手段
２４により、前記第２の接続点Ｋへのプリチヤージ径路
を形成するようにした特許請求の範囲第１項記載の集積
回路記憶セル１０。 ７ 前記第１の刻時線３４により、前記集積回路記憶セ
ル用リフレッシュを行い、前記第２の接続点Ｋにおいて
セル電圧供給２６より高い電圧をキツクし、高速の読出
し動作ができるようにした特許請求の範囲第１項記載の
集積回路記憶セル１０。 ８ 前記第２の刻時線３６により、書込み動作中に前記
集積回路記憶セル１０に対するプリチヤージを行うよう
にした特許請求の範囲第１項記載の集積回路記憶セル１
０。 ９ 前記集積回路記憶セル１０内部にハイ状態の論理値
が記憶されるときに、前記第２のトランジスタ手段２２
により前記セル電圧供給源２６と前記第１の接続点Ｓと
の間に充電径路を形成することにより、高い電圧を維持
するようにした特許請求の範囲第１項記載の集積回路記
憶セル。 １０ 語信号線１４及びビット信号線１２とセル電圧供
給源２６とを持つ集積回路記憶セル１０において、（イ
）それぞれ第１及び第２の端子と、制御端子とを持つ第
１、第２及び第３のスイッチ手段２０、２２、２４と、
（ロ）第１及び第２の端子を持つコンデンサ手段３０と
、（ハ）第１及び第２の刻時線３４、３６とを備え、前
記第１のスイッチ手段２０の制御端子を、前記語信号線
１４に接続し、前記第１のスイッチ手段２０の第１の端
子を、前記ビット信号線１２に接続し、前記第１のスイ
ッチ手段２０の第２の端子を、前記第２のスイッチ手段
２２の第２の端子と、前記第３のスイッチ手段２４の制
御端子とに接続することにより、前記集積回路記憶セル
１０の記憶接続点Ｓを形成し、前記第２のスイッチ手段
２２の第１の端子を、前記セル電圧供給源２６に接続し
、前記第２のスイッチ手段２２の制御端子を、前記第３
のスイッチ手段２４の第２の端子と、前記コンデンサ手
段３０の第１の端子とに接続し、前記第３のスイッチ手
段２４の第１の端子を、前記第２の刻時線３６に接続し
、前記コンデンサ手段３０の第２の端子を前記第１の刻
時線３４に接続した集積回路記憶セル１０。 １１ 前記第２の刻時線３６が、前記セル電圧供給源２
６にほぼ等しいプリチヤージ電源を構成する特許請求の
範囲第１０項記載の集積回路記憶セル１０。 １２ 前記第１の刻時線３４が、振動ポンプ電圧供給源
を構成する特許請求の範囲第１０項記載の集積回路記憶
セル１０。 １３ 前記スイッチ手段２０、２２、２４を、ＭＯＳト
ランジスタにより構成した特許請求の範囲第１０項記載
の集積回路記憶セル１０。 １４ 前記コンデンサ手段３０を、このコンデンサ手段
３０の第２の端子を形成するようにソース端子及びドレ
イン端子を相互接続したＭＯＳトランジスタにより構成
した特許請求の範囲第１０項記載の集積回路記憶セル１
０。 １５ 複数個の記憶セル１０を備えた記憶セル配列にお
いて、（イ）水平方向に配置され、前記複数個の記憶セ
ル１０を相互接続する語線１４と、（ロ）この語線１４
から間隔を隔ててこの語線に実質的に平行に配置された
第１の刻時線３４と、（ハ）これ等の語線１４及び第１
の刻時線３４に実質的に直交して配置され、前記記憶セ
ル配列の隣接する記憶セルを横切る第２の刻時線３６と
、（ニ）この第２の刻時線３６から間隔を隔ててこの刻
時線に平行に配置され、前記記憶セル配列の隣接する記
憶セルを横切る電圧供給線２６と、（ホ）前記第２の刻
時線３６から間隔を隔ててこの刻時線に平行に配置され
、前記記憶セル配列の隣接する記憶セルを横切るビット
線１２とを備えた記憶セル配列。
Applications Claiming Priority (2)
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| JPS57500038A JPS57500038A (ja) | 1982-01-07 |
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