NL8020509A - - Google Patents
Download PDFInfo
- Publication number
- NL8020509A NL8020509A NL8020509A NL8020509A NL8020509A NL 8020509 A NL8020509 A NL 8020509A NL 8020509 A NL8020509 A NL 8020509A NL 8020509 A NL8020509 A NL 8020509A NL 8020509 A NL8020509 A NL 8020509A
- Authority
- NL
- Netherlands
- Prior art keywords
- memory cell
- node
- clock pulse
- line
- voltage
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
8020509 N.O. 30.if28 U ^ ! MOS-geheugenc el
De uitvinding heeft betrekking op lees- en schrijfgeheugens, ; in het bijzonder een statisch MOS-geheugencel, waarbij drie tran-sistoren worden toegepast, die op een monolithisch halfgeleider-plaatje zijn gefabriceerd.
! 5· Technieken voor integratie op grote schaal hebben de constructie van grote configuraties van binaire opslagelementen op een enkel plaatje van silicium met zich mee gebracht. Deze opslagcellen, waarbij in het bijzonder de MOS-technologie wordt toegepast, be- : ί staan uit multi-componentschakelingen volgens een conventionele bi- 10 stabiele configuratie. Er zijn talrijke voordelen van zulke half- geleider-opslaginrichtingen die een hoge pakkingsdichtheid hebben en lage vermogenseisen van zulke geheugencellen.
Talrijke bekende statische cellen van een geïntegreerde geheu- . genschakeling zijn ontwikkeld. Een bekende statische geheugencel- 15 schakeling die gebruik maakt van^OS-veldeffecttransistoren met een ! geïsoleerde poort is een kruis-gekoppelde omzettertrap getoond in het Amerikaanse octrooischrift 3·967*252 verleend aan Donnelly op 29 juni 1976 onder de titel ’’Sense Amp for Random Access Memory”.
In die inrichting zijn er bij een poging om het vereiste oppervlak 20 voor een gegeven aantal geheugencellen zo klein mogelijk te houden, : twee kruis-gekoppelde invertoren, omvattende twee laad inrichtingen en vier transistoren, zodanig dat een enkele cel zes tran-sistoren omvat. Bij een poging om de afmetingen van de celconstruc- tie van de geïntegreerde geheugenschakelingen verder te reduceren t Θ 25 en voorzien in een betere werking en hogere pakkingsdichtheden, is een constructieve opstelling, waarbij vier transistoren en twee ohmse elementen aanwezig zijn, ontwikkeld en is beschreven in het Amerikaanse octrooischrift 4*125.854 verleend aan McKenney et al op 14 november 1978 onder de titel ’’Symmetrical Cell Layout for .:30 Static RAM”.
Teneinde het opstellingsoppervlak en de vermogensafvoer van statische geheugeninrichtingen nog verder te verbeteren, zijn pseudo-statische lees- en schrijfgeheugens ontwikkeld waarbij een dynamische cel uit een transistor en een condensator tezamen met 35 automatische verversende schakelingen worden toegepast. Een automatisch verversende cel waarbij vijf transistoren en dynamische detectie worden toegepast, is beschreven in een artikel van 8020509 2 s I Caywood et al» getiteld "A Novel i+K Static RAM with Submilliwatt
Standby Power", verschenen in "IEEE Transactions on Electron Devices", I volume ED.-26, no. 6, juni 1979» pagina 861. Echter kan de hoge pak-| : kingsdichtheid niet worden bereikt, die gewenst is voor zulke geheu- I 5: gencellen waarbij vijf transistoren worden toegepast. Een lading pomp lus waarbij een twee-inrichtingsomzetter wordt toegepast, is 1 beschreven in een artikel van Cilingiroglu, getiteld " A Charge-! Pumping-Loop Concept for Static MOS/RAM Cells", verschenen in IEEE Journal of Solid-State Circuits", volume SC-12+, no. 3» juni 10 1979» pagina 599* De beschreven lading pomplussen waarin transisto- I ren en weerstanden worden toegepast, hebben het nadeel, dat de op-! slag van een logische "1" wordt afgebroken en de besturing van de
: I
J weerstandswaarden van de cel is moeilijk. Aangezien deze pseudo- i statische cellen zijn afgeleid van het dynamische cel-concept met 15 een transistor en een condensator, is het uitlezen daarvan onvermijdelijk destructief en moet na elke uitleeshandeling worden ververst. Derhalve zijn pseudo-statische cellen niet werkelijk verenigbaar met een volledige statische geheugenwerking. Aangezien pseudo-statische cellen informatie in een condensator opslaan zonder een houd-20 inrichting, zijn zij voorts gevoelig voor door alfa-deeltjes opgewekte fouten.
Aldus is een behoefte gerezen aan een statische MOS-geheugen-cel, waarin het aantal en oppervlak van celcomponenten zo klein mogelijk worden gehouden, om de pakkingsdichtheden in halfgeleider-25 opslaginrichtingen te verhogen. Voorts is een behoefte gerezen aan een statische geheugencel, die op een niet-destructieve wijze kan worden uitgelezen met als gevolg een volledige statische geheugenfunctie. Bovendien is de behoefte gerezen aan een halfgeleider-opslaginrichting met lage vermogenseisen bij hoge werksnelheden.
30 Voorts is een behoefte gerezen aan een halfgeleider-opslaginrich-ting met een verbeterde alfa-deeltjes-immuniteit, waarbij fabrica-ge-regelingen minimaal zijn.
Volgens de uitvinding is voorzien in een halfgeleider-opslag-inrichting voor de fabricage op een monolithisch MOS-halfgeleider-35 substraat, die de voordelen biedt van een kleine afmeting, laag vermogen, statische verenigbaarheid en goede alfa-deeltjes-immuniteit.
Volgens de uitvinding is voorzien in een geïntegreerde geheu-gencelschakeling met bit-en woordlijnen en een voedingsspannings-i 1+0 bron voor de cel. De geheugencel omvat eerste en tweede klokpuls- 8020509 3 leidingen. Een eerste transistor is met de bitleiding en de woord-leiding verbonden voor de toegang tot de geheugencel. Een tweede transistor is aanwezig en is verbonden met de voedingsspanningsbron: voor de cel en met de eerste transistor, waardoor een eerste knoop-; 5 punt wordt gevormd. De tweede transistor voorziet in een ladingsweg1 { voor de voedingsspanningsbron voor de cel naar het eerste knooppunt.
j
Een niet-lineaire condensator vervaardigd van een transistor, is j : verbonden met de eerste klokpulsleiding en de tweede transistor. De i i ; verbinding tussen de condensator en de tweede transistor vormt een 10 tweede knooppunt. De condensator voorziet in een spanningskoppeling tussen de eerste klokpulsleiding en het tweede knooppunt voor het conditioneel koppelen van een spanning van de eerste klokpulsleiding af naar het tweede knooppunt om de spanning in het tweede knooppunt hoger te maken dan die van de voedingsspanningsbron van 13 de cel. Een derde transistor is met de eerste en tweede knooppunten en de tweede klokpulsleiding verbonden. De derde transistor voorziet in een ladingsweg tussen de tweede klokpulsleiding en het tweede knooppunt voor de conditionele handhaving van een spanning in het tweede knooppunt.
20 Volgens een ander aspect van de uitvinding is voorzien in een geïntegreerde geheugencelschakeling met woord- en bitsignaalleidin- gen en een voedingsspanningsbron voor de cel. De geheugencel omvat eerste, tweede en derde schakelaars elk met eerste en tweede kiemen men een besturingsklem. De cel omvat voorts een niet-lineaire con-25 densator met een besturingsklem en een eerste klem. De besturingsklem van de eerste schakelaar is verbonden met de woordsignaallei-ding. De eerste klem van de eerste schakelaar is verbonden met de bitsignaalleiding. De tweede klem van de eerste schakelaar is ver-; bonden met de tweede klem van de tweede schakelaar en de besturings-30 klem van de derde schakelaar om daardoor een opslagknooppunt voor de geheugencel te vormen. De eerste klem van de tweede schakelaar is met de voedingsspanningsbron van de cel verbonden. De besturingsklem van de tweede schakelaar is met de tweede klem van de derde schakelaar en de besturingsklem van de condensator verbonden.i ! 35 De eerste klem van de derde schakelaar is met een eerste besturings-klokpulsleiding verbonden en de eerste klem van de condensator is met een tweede besturingsklokpulsleiding verbonden.
Voor een vollediger begrip van de uitvinding en voor verdere doeleinden en voordelen daarvan zal thans worden verwezen naar de i*0 volgende gedetailleerde beschrijving aan de hand van bijgaande 8020509 k tekeningen, waarin: ! Fig. 1 een schema van de geheugencel volgens de uitvinding is; fig. 2 signaalgolfvormen illustreert, die de werking van de onderhavige geheugencel illustreren; en 5 fig· 3 een opstellingsontwerp van de geheugencel volgens fig. 1 is.
!
In fig. 1 is de geïntegreerde geheugencelschakeling volgens de uitvinding geïllustreerd en als geheel aangegeven met het verwij-zingscijfer 10. De geheugencel 10 wordt gebruikt als een deel van 10 een configuratie van vele van zulke cellen die op bekende wijze in . rijen en kolommen zijn gerangschikt om een lees- en schrijfgeheugen te vormen. Het lees- en schrijfgeheugen dat daardoor is gevormd en dat bestaat uit de geheugencel 10,kan worden gefabriceerd op een enkel halfgeleiderplaatje en is primair bedoeld voor een fabricage 15 waarbij de metaal-oxide-halfgeleider-technologie wordt toegepast.
Wanneer gerangschikt in een configuratie van geheugencellen, wordt de geheugencel 10 geplaatst in kolommen en verbonden met een ; bitleiding 12. Aangezien de geheugencellen 10 in gescheiden rijen van een lees- en schrijfgeheugen zijn geplaatst, worden de rijen 20 geadresseerd of vrij gegeven door gescheiden woordleiding zoals de woordüeidingl if. De woordladirg 1if geeft alle geheugencellen 10 in één rij van een lees- en schrijfgeheugen vrij, waarin de onderhavige geheugencel 10 wordt toegepast. Schrijfbesturingsschakelingen (niet getoond) kunnen worden aangesloten om de bitleiding 12 gedu-25 rende een schrijfcyclus te besturen. Vrijgeefschakelingen (niet getoond) kunnen worden aangebracht om de bitleiding 12 te verbinden ; met de detectieversterkers.
De geheugencel 10 omvat drie veld-effect transistoren die als geheel zijn aangegeven met de verwijzingsnummers 20,22 en 21f. De 30 transistor 20 omvat klemmen 20a, 20b en een besturingsklem of poortklem 20c. De transistor 22 omvat klemmen 22a, 22b en een besturingsklem 22c. Op dezelfde wijze omvat de transistor 2/f de klemmen 2ifa, 2ifb en een besturingsklem 2ifc. De klem 20c van de transistor 20 is met de woordleiding 1if verbonden. De klem 20a van de 35 transistor 20 is met de bitleiding 12 verbonden. De klem 20b van de transistor 20 en de klem 22b van de transistor 22 zijn met de klem 2/fC van de transistor 2if verbonden om een celopslag-knooppunt S te vormen. De klem 22a van de transistor 22 is met een cel-voedings-spanningsleiding 26 verbonden om de celspanning V te ontvangen.
C C
ifO De geheugencel 10 omvat voorts een niet-lineaire condensator 30 8020509 5 met klemmen 30a en 30b. De condensator 30 is gefabriceerd uit een j veld-effect-transistor van het verrijkingstype, waarbij de afvoeren toevoerklemmen onderling zijn verbonden om de klem 30b te vormen.
j | :
De poortklem van de veld-effect-transistor omvat de klem 30a van de i 5 condensator 30. De klem 30b van de condensator 30 is verbonden met een geklokte pompleiding 34. De spanning op de geklokte pompleiding 3b is een langzame oscillerende spanning die dient voor het verversen of aanvullen van een ladingslek in de geheugencel 10, wanneer een gegeven in de geheugencel 10 is opgeslagen. De klem 30a van de ; 10 condensator 30, de klem 22c van de transistor 22 en de klem 24b van de transistor 2b zijn onderling verbonden om een knooppunt K te vormen. Een besturingsklokpulsleiding is voor de geheugencel 10 aanwezig en omvat een voorlaad-, PC, en besturingsklokpulsleiding 36 die met de klem 24a van de transistor 2b is verbonden. De PC-toe- 15 voerleiding 36 wordt gewoonlijk hoog gehouden op de waarde van V .
c c
Met verwijzing naar zowel fig. 1 als 2 zal de werking van de onderhavige geheugencel 10 thans worden beschreven. Wanneer de woordleiding 14 hoog is, hetgeen een logische H1u voorstelt, kan de geheugencel worden gelezen of geschreven. Wanneer de woordleiding 20 14 laag is, hetgeen een logische n0" voorstelt, is de geheugencel 10 geïsoleerd van de bitleiding 12 en kan een gegeven in het knoop, punt S worden opgeslagen, zodat de geheugencel 10 de werkmodps van i beschikbaarheid binnentreedt.
Wanneer een logische nul in de knooppunten S en K is opgesla-25 g®n, is de transistor 22 geblokkeerd om het knooppunt S te isoleren van de celspanning V en is de transistor 24 geblokkeerd om het knooppunt K te isoleren van de voorlaad-klokpulsleiding 36. De lekstroom van de overgang van diode naar substraat in de geheugencel 10 kan een lage logische waarde ondersteunen op beide knooppunten 30 S en K. Gedurende deze tijdsperiode is er een zeer kleine capaciteit tussen de klemmen 30a en 30b van de condensator 30, zodat de spanning in het knooppunt K niet kan worden beïnvloed door de va-: riërende spanning op de geklokte pompleiding 34·
Wanneer een logische één in de geheugencel 10 is opgeslagen, 35 houden het knooppunt S en het knooppunt K elkaar op een hoge waarde. Een hoge koppelcapaciteit bestaat thans tussen de geklokte pompleiding 34 en het knooppunt K. Aangezien op dit moment de transistor 24 is afgesneden, worden de stijgende spanningvariaties op de geklokte pompleiding 34 zeer effectief gekoppeld naar het knooppunt Ki 40 waardoor de spanning in het knooppunt K hoger wordt gebracht dan de 8020509 6 voedingsspanningswaarde van de cel. Deze koppeling heeft een : sterk geleidende ladingsweg van V via de transistor 22 om de c c spanning in het knooppunt S daardoor aan te vullen met een lading die is verloren gegaan als gevolg van lekken in het knooppunt S.
5 Hoewel de stijgende spanningsvariaties op de geklokte pompleiding / j 3If de spanning in het knooppunt K omhoog brengen» kunnen de dalende spanningsvariaties op de geklokte pompleiding 3b niet de spanning van het knooppunt K meetrekken tot lager dan een drempelspanning onder de spanning im het knooppunt S» omdat de spanning op de PC-10 besturingsklokpulsleiding 36 de spanning van het knooppunt K hand- : i : haaft via de geleidende transistor 21f. Vanwege dit kruislings vasthoudende patroon tussen de knooppunten S en K levert de geheugencel 10 een statische opslag mogelijkheid* alsmede een verbeterde immuniteit tagen ladingsverliezen als gevolg van alfa-deeltjesinfluenties. 15 Teneinde een leesbewerking van de geheugencel 10 uit te voeren» wordt de bitleiding 12 eerst ontladen tot 0 en zwevend gemaakt. Wanneer de woordleiding H omhoog gaat (fig. 2a) zal de bitleiding 12 0 blijven en uitlezen indien een logische nul in het knooppunt : S was opgeslagen. De bitleiding 12 zal omhoog worden getrokken door 20 de werking van de transistoren 20 en 22» indien een logische 1 in het knooppunt S was opgeslagen, zoals in fig. 2b is geïllustreerd, ! en een hoge waarde zal worden uitgelezen. Opgemerkt wordt dat het i in de cel opgeslagen gegeven niet tijdens de leesbewerking is vernietigd. Aldus is er geen dynamische detectie- of verversingstech-25 niek nodig. De geheugencel 10 kan ook worden uitgelezen via de voe-dingsspanningsleiding 26 van de cel, doordat deze leiding 26 gedurende een leesbewerking zwevend wordt gehouden.
Om een schrijfbewerking uit te voeren, zal de voorlaad- en besturingsklokpulsleiding 36 omlaag worden gebracht alvorens de 30 woordleiding H omhoog gaat, zoals in fig. 2c is getoond, op^dat het knooppunt K tot nul kan worden ontladen. Een gegeven op de bitleiding 12 wordt ingeschreven in het knooppunt S, wanneer de woordleiding 1lf omhoog gaat. Nadat het gegeven in het knooppunt S is in- geschreven, gaat de voorlaad- en besturingsklokpulsleiding 36 om-35 hoog, zoals in fig. 2c is getoond. Het knooppunt K zal tot een waarde worden opgeladen, die hoger is dan de voedingsspanning van de cel, indien een logische 1 in het knooppunt S was ingeschreven.
De werking van de geklokte pompleiding 3b is in de fig. 2d en 2e geïllustreerd. De spanningsgolfvorm op de geklokte pompleiding b® 3bt geïllustreerd in fig. 2d, voorziet in een verversen van de ge- 8020509 7 hele rij geheugencellen 10, alsmede verhoogt tot een hogere spanning in het knooppunt K van de geheugencel 10 dat uitgelezen wordt, waarbij de transistor 22 sterk geleidend wordt gemaakt om een snel lezen uit de geheugencel 10 te bereiken.
5 Fig. 3 illustreert een opstellingsontwerp voor de geheugencel 10 met inbegrip van twee aangrenzend gefabriceerde geheugencellen 10, waarbij dezelfde verwijzingsnummers worden gebruikt voor dezelfde en overeenkomstige componenten die hierboven zijn aangegeven· De twee geheugencellen 10 zijn aangegeven met de verwijzingscijfers;
; i I
10 10a en 10b en zijn gedeeld getoond door de leiding 38. Het is te zien dat de voorlaad- en besturingsklokpulsleiding 36 wordt gedeeld tussen de geheugencellen 10a en 10b. Dit geeft een type van geheu-gen-organisatie van natuurlijk aanzien tot gevolg. De woordleiding 1 is een polysiliciumleiding die in de X-richting over de geheugen-15 cellen 10a en 10b loopt. Op dezelfde wijze is de geklokte pomplei-ding 3b ook in de X-richting geplaatst en door diffusie verbonden met de condensator 3°· Door deze constructieve rangschikking kan de rij-adres-decodeerinrichting die bij de geheugencel 10 wordt gebruikt, de pompende golfvormen genereren gedurende de lees-schrijf-20 cyclus, zoals getoond in fig. 2d. De metaalleidingen, omvattende de bitleiding 12, de voedingsspanningsleiding 26 van de cel en de voorlaad- en besturingsklokpulsleiding 36 zijn diagonaal in de Y-richting ten opzichte van de geklokte pompleiding 3b en de woordleiding 14 geplaatst en omvatten een metaal patroon da^eïke twee ,25 cellen van geheugencel 10 herhaalt.
Deze configuratie resulteert in een compacte celopstelling voor een geheugencel 10. Een afwijkend opstellingsontwerp met een rechte metalen bitleiding, voedingsspanningleiding voor de cel en voorlaad- en besturingsklokpulsleiding levert ook een kleiner cel-30 oppervlak dan de bekende statische cellen.
De geheugencel 10 kan worden gefabriceerd onder toepassing van een enkelvoudig proces voor een polysilicium-MOS met een N-kanaal, ; zoals bekend is in de stand van de techniek. Indien een dubbel polysiliciumproces wordt toegepast, kunnen de woordleiding 1lf, de 35 geklokte pompleiding 3b en de voedingsspanningsleiding 26 van de cel in de X-richting worden gemetalliseerd, terwijl de tweede poly-siliciumleidingen onderling verbinden in de Y-richting. Dit proces . kan weerstand-capaci^eitvertragingen in de geklokte pompleiding 3b > i verminderen en een kleinere configuratie-afmeting kan worden be-1*0 reikt vergeleken met eerder ontwikkelde geheugencellen.
8020509 8
Derhalve blijkt dat de uitvinding voorziet in een MOS-geheu-gencel waarbij het aantal celcomponenten klein is, terwijl een ge-heugencel met een klein oppervlak ontstaat. Voorts kan de geheugen-; cel volgens de uitvinding niet-destructief worden uitgelezen en is ! 5 verenigbaar met volledig statische geheugenwerkingen. Bovendien ! ; heeft de geheugencel volgens de uitvinding verbeterde werkkarakte- ristieken, waarbij een^laag frequente pomp wordt toegepast met lees/schrijfstoten om de werksnelheid van de geheugencel te verbe-j teren zonder een hoog vermogensverbruik. Bovendien werkt de geheu-!10 gencel volgens de uitvinding met een verbeterde alfa-deeltjes-immu-! niteit.
Hoewel de uitvinding aan de hand van specifieke uitvoeringsvormen daarvan is beschreven, zal het duidelijk zijn dat diverse wijzigingen en modificaties zullen worden gesuggereerd aan een 15 deskundige, en is het de bedoeling dat de uitvinding zulke wijzigingen en modificaties omvat,die binnen het kader van de bijgaande : conclusies vallen.
| I 1 i ! ; ! 8020509
Claims (10)
1. Geïntegreerde geheugencelschakeling met bit- en woordlei-dingen en een voedingsspanningsbron voor de cel» omvattende: eerste en tweede klokpulsleidingen 5 5 eerste transistormiddelen die met de bitleiding en de woordleiding zijn verbonden om een toegang tot de geheugencel tot stand te brengen 5 tweede transistormiddelen die met de voedingsspanningsbron van de cel en met de eerste transistormiddelen zijn verbonden» waardoor i10 een eerste knooppunt wordt gedefinieerd, welke tweede transistor- ! middelen voorzien in een oplaadweg vanaf de voedingsspanningsbron voor de cel naar het eerste knooppunt voor het conditioneel handhaven van een spanning in het eerste knooppunt; niet-lineaire condensatormiddelen die met de eerste klokpulsleiding en de tweede transistormiddelen zijn verbonden, waarbij de verbinding tussen de condensatormiddelen en de tweede transistormiddelen daarbij een tweede knooppunt definiëren, welke condensatormiddelen voorzien in een niet-lineaire capacitieve koppeling tussen de eer- | ste klokpulsleiding en het tweede knooppunt voor het conditioneel ' 20 toevoeren van een spanning van de eerste klokpulsleiding af naar het tweede knooppunt om de spanning in het tweede knooppunt hoger : te maken dan de spanning van de voedingsspanningsbron van de cel; en : derde transistormiddelen die met de eerste en tweede knooppunten en de tweede klokpulsleiding zijn verbonden, welke derde transistor-23 middelen voorzien in een oplaadweg tussen de tweede klokpulsleiding en het tweede knooppunt voor het conditioneel handhaven van een ; spanning in het tweede knooppunt.
2. Geïntegreerde geheugenschakeling volgens conclusie 1, waarbij het eerste knooppunt een opslagknooppunt van de geheugencel 30 vormt voor het opslaan van gegevens. 3» Geïntegreerde geheugencelschakeling volgens conclusie 1, waarbij de eerste klokpulsleiding een langzaam oscillerende span-i ning aan de geheugencel levert. k· Geïntegreerde geheugencelschakeling volgens conclusie 1, 35 waarbij de tweede klokpulsleiding een spanning aan de geheugencel levert, die nagenoeg gelijk is aan de spanning van de voedingsspanningsbron van de cel. 5* Geïntegreerde geheugencelschakeling volgens conclusie 1, waarbij de niet-lineaire condensatormiddelen voorzien in de ge-kO noemde koppelingsweg tussen de eerste klokpulsleiding en het tweede 8020509 j knooppunt voor de opslag en het uitlezen van een hoge waarde in het genoemde eerste knooppunt.
6, Geïntegreerde geheugencelschakeling volgens conclusie 1, waarbij de derde transistormiddelen voorzien in een oplaadweg tus-5 sen de tweede klokpulsleiding en het tweede knooppunt om een spanning in het tweede knooppunt te handhaven» wanneer een hoge waarde in het eerste knooppunt is opgeslagen, en tijdens een schrijfbe-werking voorziet in een vooroplaadweg naar het tweede knooppunt, i 7· Geïntegreerde geheugencelschakeling volgens conclusie 1, 10 waarbij de eerste klokpulsleiding de geïntegreerde geheugencelschakeling ververst en de spanning in het tweede knooppunt hoger maakt dan de spanning van voedingsspanningsbron van de cel om een uitleesbewerking met een hoge snelheid te verkrijgen.
8. Geïntegreerde geheugencelschakeling volgens conclusie 1, 15 waarbij de tweede klokpulsleiding voorziet in een vooroplading voor de geïntegreerde geheugenschakeling tijdens een schrijfbewer- : 1 king.
9. Geïntegreerde geheugencelschakeling volgens conclusie 1, waarbij de tweede transistor voorziet in een oplaadweg tussen de 20 genoemde voedingsspanningsbron van de cel en het eerste knooppunt om daardoor een hoge spanning te handhaven wanneer een hoge logische waarde in de geïntegreerde geheugencelschakeling is opgeslagen.
10. Geïntegreerde geheugencelschakeling met woord- en bitsig-naalleidingen en een voedingsspanningsbron voor de cel, omvattende: 25 eerste, tweede en derde schakelmiddelen met eerste en tweede klemmen en een besturingsklem; condensatormiddelen met eerste en tweede klemmen; ; eerste en tweede klokpulsleidingen; welke besturingsklem van het ! eerste schakelmiddel is verbonden met de woordsignaalleiding; ;30 welke eerste klem van het eerste schakelmiddel is verbonden met de > bitsignaalleiding, de tweede klem van het eerste schakelmiddel met , de tweede klem van het tweede schakelmiddel is verbonden en ; met’, de besturingsklem van het derde schakelmiddel waardoor een op-slagknooppunt van de geheugencel wordt gedefinieerd; 55 welke eerste klem van het tweede schakelmiddel met de voedingsspanningsbron van de cel is verbonden; welke besturingsklem van het tweede schakelmiddel met de tweede , klem van het derde schakelmiddel en met de eerste klem van de condensatormiddelen is verbonden; ; ifO welke eerste klem van het derde schakelmiddel met de eerste klok- 8 02 0 5 09 * . 11 <* 1 pulsleiding is verbonden; en j welke tweede klem van de genoemde condensatormiddelen met de tweede -: klokpulsleiding is verbonden#
11. Geïntegreerde geheugencelschakeling volgens conclusie 10, · 5 waarbij de eerste klokpulsleiding een vooroplaadspanningsbron om- j vat die wezenlijk gelijk is aan de voedingsspanningsbron van de cel.
12. Geïntegreerde geheugencelschakeling volgens conclusie 10, waarbij de tweede klokpulsleiding een voedingsbron voor een oscille- i rende pompspanning omvat. 10 13· Geïntegreerde geheugencelschakeling volgens conclusie 10, waarbij de schakelmiddelen MOS-transistoren omvatten.
14· Geïntegreerde geheugencelschakeling volgens conclusie 10, waarbij het condensatormiddel een MOS-transistor omvat met toevoeren afvoerklemmen die met de tweede klem van het condensatormiddel 15 zijn verbonden.
15. Geheugencel-configuratie bestaande uit een aantal geheu-gencellen, omvattende: een woordleiding die in een horizontale richting is geplaatst en het aantal geheugencellen onderling verbindt; 20 een eerste klokpulsleiding die op stand ligt van de woordleiding en; wezenlijk evenwijdig aan de woordleiding is aangebracht; j een tweede klokpulsleiding die wezenlijk loodrecht op de woordlei- : ding en de eerste klokpulsleiding is aangebracht en dwars door aangrenzende geheugencellen vein de geheugencel-configuratie loopt; 25 een voedingsspanningsleiding die op afstand van en evenwijdig aan de tweede klokpulsleiding is geplaatst en dwars door aangrenzende geheugencellen van de geheugencel-configuratie loopt; en een bitleiding die op afstand van en evenwijdig aan de tweede klokpulsleiding is aangebracht en dwars door aangrénzende geheugencel- ; 3° len van de geheugencel-configuratie loopt·. ****** 8020509
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11722380 | 1980-01-31 | ||
| US06/117,223 US4308594A (en) | 1980-01-31 | 1980-01-31 | MOS Memory cell |
| US8000509 | 1980-05-05 | ||
| PCT/US1980/000509 WO1981002217A1 (en) | 1980-01-31 | 1980-05-05 | Mos memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8020509A true NL8020509A (nl) | 1981-12-01 |
Family
ID=22371629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8020509A NL8020509A (nl) | 1980-01-31 | 1980-05-05 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4308594A (nl) |
| JP (1) | JPS5914830B2 (nl) |
| CA (1) | CA1170363A (nl) |
| DE (1) | DE3050249C2 (nl) |
| FR (1) | FR2475266B1 (nl) |
| GB (1) | GB2078460B (nl) |
| NL (1) | NL8020509A (nl) |
| WO (1) | WO1981002217A1 (nl) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713872B2 (ja) * | 1987-11-24 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0668675A (ja) * | 1992-08-21 | 1994-03-11 | Takayama:Kk | メモリデバイス |
| JPH09162304A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6078513A (en) * | 1999-06-09 | 2000-06-20 | Neomagic Corp. | NMOS dynamic content-addressable-memory CAM cell with self-booting pass transistors and local row and column select |
| ITMI20021486A1 (it) * | 2002-07-05 | 2004-01-05 | St Microelectronics Srl | Dispositivo elevatore di tensione e sistema di memoria |
| US8324667B2 (en) | 2004-01-05 | 2012-12-04 | International Business Machines Corporation | Amplifiers using gated diodes |
| US7027326B2 (en) * | 2004-01-05 | 2006-04-11 | International Business Machines Corporation | 3T1D memory cells using gated diodes and methods of use thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3618053A (en) * | 1969-12-31 | 1971-11-02 | Westinghouse Electric Corp | Trapped charge memory cell |
| US3744037A (en) * | 1971-10-04 | 1973-07-03 | North American Rockwell | Two-clock memory cell |
| US3878404A (en) * | 1972-10-30 | 1975-04-15 | Electronic Arrays | Integrated circuit of the MOS variety |
| US3876993A (en) * | 1974-03-25 | 1975-04-08 | Texas Instruments Inc | Random access memory cell |
| US3967252A (en) * | 1974-10-03 | 1976-06-29 | Mostek Corporation | Sense AMP for random access memory |
| US4091460A (en) * | 1976-10-05 | 1978-05-23 | The United States Of America As Represented By The Secretary Of The Air Force | Quasi static, virtually nonvolatile random access memory cell |
| US4125854A (en) * | 1976-12-02 | 1978-11-14 | Mostek Corporation | Symmetrical cell layout for static RAM |
-
1980
- 1980-01-31 US US06/117,223 patent/US4308594A/en not_active Expired - Lifetime
- 1980-05-05 GB GB8127121A patent/GB2078460B/en not_active Expired
- 1980-05-05 DE DE3050249T patent/DE3050249C2/de not_active Expired
- 1980-05-05 JP JP56500724A patent/JPS5914830B2/ja not_active Expired
- 1980-05-05 NL NL8020509A patent/NL8020509A/nl unknown
- 1980-05-05 WO PCT/US1980/000509 patent/WO1981002217A1/en active Application Filing
-
1981
- 1981-01-30 CA CA000369695A patent/CA1170363A/en not_active Expired
- 1981-02-02 FR FR8101941A patent/FR2475266B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3050249C2 (de) | 1986-05-15 |
| CA1170363A (en) | 1984-07-03 |
| JPS5914830B2 (ja) | 1984-04-06 |
| JPS57500038A (nl) | 1982-01-07 |
| FR2475266A1 (nl) | 1981-08-07 |
| FR2475266B1 (nl) | 1985-01-18 |
| WO1981002217A1 (en) | 1981-08-06 |
| DE3050249T1 (de) | 1982-04-22 |
| GB2078460A (en) | 1982-01-06 |
| US4308594A (en) | 1981-12-29 |
| GB2078460B (en) | 1982-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6285578B1 (en) | Hidden refresh pseudo SRAM and hidden refresh method | |
| US4355377A (en) | Asynchronously equillibrated and pre-charged static ram | |
| Yoshida et al. | A capacitorless 1T-DRAM technology using gate-induced drain-leakage (GIDL) current for low-power and high-speed embedded memory | |
| US7929367B2 (en) | Low power memory control circuits and methods | |
| US4081701A (en) | High speed sense amplifier for MOS random access memory | |
| US6373745B2 (en) | Semiconductor memory cell and semiconductor memory device | |
| Stein et al. | Storage array and sense/refresh circuit for single-transistor memory cells | |
| US4144590A (en) | Intermediate output buffer circuit for semiconductor memory device | |
| US5132936A (en) | MOS memory circuit with fast access time | |
| US4110639A (en) | Address buffer circuit for high speed semiconductor memory | |
| Chang et al. | A compact-area low-VDDmin 6T SRAM with improvement in cell stability, read speed, and write margin using a dual-split-control-assist scheme | |
| US4077031A (en) | High speed address buffer for semiconductor memory | |
| KR100512545B1 (ko) | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 | |
| NL8020509A (nl) | ||
| EP0233968B1 (en) | Non-clocked static memory cell | |
| CN100423128C (zh) | 带有单元比率小的存储单元的半导体存储装置 | |
| US4286178A (en) | Sense amplifier with dual parallel driver transistors in MOS random access memory | |
| US4198697A (en) | Multiple dummy cell layout for MOS random access memory | |
| US5007028A (en) | Multiport memory with improved timing of word line selection | |
| JPS6362839B2 (nl) | ||
| JPS5877091A (ja) | メモリ装置 | |
| US4484312A (en) | Dynamic random access memory device | |
| JPH1173777A (ja) | 改善された読取りポートを有するｃｍｏｓメモリ・セル | |
| US6671197B2 (en) | Contest addressable memory (CAM) with tri-state inverters for data storage | |
| Tsukude et al. | A 1.2-to 3.3-V wide voltage-range/low-power dram with a charge-transfer presensing scheme |