JPS621189A - Ｍｏｓメモリ回路 - Google Patents
Ｍｏｓメモリ回路Info
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- JPS621189A JPS621189A JP61061421A JP6142186A JPS621189A JP S621189 A JPS621189 A JP S621189A JP 61061421 A JP61061421 A JP 61061421A JP 6142186 A JP6142186 A JP 6142186A JP S621189 A JPS621189 A JP S621189A
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- Japan
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- write
- signal
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳメモリ回路、特にスタチック型ＭＯ８メ
モリ回路に関する。
モリ回路に関する。
以後、本発明及び従来例は、アドレス遷移を検出して発
生されるクロック信号によって内部動作が制御される内
部同期をスタチックメモリを例として説明する。
生されるクロック信号によって内部動作が制御される内
部同期をスタチックメモリを例として説明する。
第３図はこの株のＭＯＳメモリ回路の従来例の回路図で
ある。ビット線プリチャージ回路はプリチャージ信号ψ
ｐ３をゲートから入力するｐチャンネル型ＭＯＳトラン
ジスタ（以後、ｐ−ｃｈトランジスタと称する） Ｑｐ
ｔ ｔ Ｑｐｚ ｅ Ｑｐｓからなり、メモリセル１は
負荷を高抵抗Ｒ１，Ｒ，およびＮチャンネルｆｉＭＯｓ
トランジスタ（以後、Ｎ−ｃｈトランジスタと称する）
ＱＮ３ 、 ＱＮ４からなる２個のインバータが相互
接続されて構成され、ビット線ＤＧＩ、ＤＧＩにワード
線ＶｖＬｘをゲートとするトランスファトランジスタＱ
ＮＩ 、 ＱＮ２を介して接続されている。一方、ワー
ド１ｌｉｔＶＶＬ２とするメモリセル２もメモリセル１
と同じ構造をもつ。
ある。ビット線プリチャージ回路はプリチャージ信号ψ
ｐ３をゲートから入力するｐチャンネル型ＭＯＳトラン
ジスタ（以後、ｐ−ｃｈトランジスタと称する） Ｑｐ
ｔ ｔ Ｑｐｚ ｅ Ｑｐｓからなり、メモリセル１は
負荷を高抵抗Ｒ１，Ｒ，およびＮチャンネルｆｉＭＯｓ
トランジスタ（以後、Ｎ−ｃｈトランジスタと称する）
ＱＮ３ 、 ＱＮ４からなる２個のインバータが相互
接続されて構成され、ビット線ＤＧＩ、ＤＧＩにワード
線ＶｖＬｘをゲートとするトランスファトランジスタＱ
ＮＩ 、 ＱＮ２を介して接続されている。一方、ワー
ド１ｌｉｔＶＶＬ２とするメモリセル２もメモリセル１
と同じ構造をもつ。
メモリセル１，２からビット線ＤＧＩ、ＤＧＩに読出さ
れたデータを増幅する電圧センス増幅回路（以後、セン
スアンプと称する）は、ドレインをビット線ＤＧｌ、ゲ
ートをと、ト線ＤＧＩ 、ソースを共通節点Ｎ３とする
Ｎ−ｃｈ）ランジスタＱＮ！＃ドレインをと、ト線ＤＧ
１．ゲートをと、ト線ＤＧ １゜ソースを共通節点Ｎ４
とするＮ−ｃｈ）ランジスタＱＮｓｔドレインを共通節
点Ｎ４．ゲートを列選択信号Ｙｊ ｌ 、ソースを節点
Ｎ３とするＮ−ｃｈトランジスタＱＮ７ 、ドレインを
節点Ｎ４．ゲートをセンスアンプの活性化信号ψＲ１１
とし、ソースをＧＮＤとするＮ−ｃｈ）？ｙジスタＱＮ
ｓの４個のＮ−ｃｈ）ランジスタで構成されている。こ
のセンスアンプはビット線ＤＧＩ、ＤＧＩがＮ−ｃｈ）
ランジスタＱＮＳ 、 ＱＮＩＩのドレインに接続され
ているから、ビット線ＤＧＩ、ＤＧＩの電位を直接増幅
する働きをする。ビット線ＤＧＩとデータバス＠ＤＢＩ
はゲートを列選択信号ＹｊｌとするＮ−ｃｈト５ンジス
タＱＮＩＪおよびゲートを列選択信号Ｙｊｌの反転信号
Ｙｊ１とするＰ−ｃｈ）ランジスタＱｐ４からなるスイ
ッチング素子を介して接続され、と、ト線ＤＧＩとデー
タバスＤＢ１も同様にゲートを列選択信号Ｙｊｌとする
Ｎ−ｃｈトランジスタＱＮ１０およびゲートを反転信号
ＹｊｌとするＰ−ｃｈ）ランジスタＱｐｉからなるスイ
ッチング素子を介して接続されている。列デコーダ回路
はアドレス信号がＡｏ ％Ａ ｎが入力されるナンド回
路３およびナンド回路３の出力Ｎ５と列デコーダの活性
化信号ψＹｊを入力とし出力を列選択信号Ｙｊｌとする
ノア回路１１から構成されている。インバータ５は列選
択信号Ｙｊｌを入力とし、反転信号Ｙｊｌを出力する。
れたデータを増幅する電圧センス増幅回路（以後、セン
スアンプと称する）は、ドレインをビット線ＤＧｌ、ゲ
ートをと、ト線ＤＧＩ 、ソースを共通節点Ｎ３とする
Ｎ−ｃｈ）ランジスタＱＮ！＃ドレインをと、ト線ＤＧ
１．ゲートをと、ト線ＤＧ １゜ソースを共通節点Ｎ４
とするＮ−ｃｈ）ランジスタＱＮｓｔドレインを共通節
点Ｎ４．ゲートを列選択信号Ｙｊ ｌ 、ソースを節点
Ｎ３とするＮ−ｃｈトランジスタＱＮ７ 、ドレインを
節点Ｎ４．ゲートをセンスアンプの活性化信号ψＲ１１
とし、ソースをＧＮＤとするＮ−ｃｈ）？ｙジスタＱＮ
ｓの４個のＮ−ｃｈ）ランジスタで構成されている。こ
のセンスアンプはビット線ＤＧＩ、ＤＧＩがＮ−ｃｈ）
ランジスタＱＮＳ 、 ＱＮＩＩのドレインに接続され
ているから、ビット線ＤＧＩ、ＤＧＩの電位を直接増幅
する働きをする。ビット線ＤＧＩとデータバス＠ＤＢＩ
はゲートを列選択信号ＹｊｌとするＮ−ｃｈト５ンジス
タＱＮＩＪおよびゲートを列選択信号Ｙｊｌの反転信号
Ｙｊ１とするＰ−ｃｈ）ランジスタＱｐ４からなるスイ
ッチング素子を介して接続され、と、ト線ＤＧＩとデー
タバスＤＢ１も同様にゲートを列選択信号Ｙｊｌとする
Ｎ−ｃｈトランジスタＱＮ１０およびゲートを反転信号
ＹｊｌとするＰ−ｃｈ）ランジスタＱｐｉからなるスイ
ッチング素子を介して接続されている。列デコーダ回路
はアドレス信号がＡｏ ％Ａ ｎが入力されるナンド回
路３およびナンド回路３の出力Ｎ５と列デコーダの活性
化信号ψＹｊを入力とし出力を列選択信号Ｙｊｌとする
ノア回路１１から構成されている。インバータ５は列選
択信号Ｙｊｌを入力とし、反転信号Ｙｊｌを出力する。
書込データ人力バッファ６はデータバス１ｌＤＢ１．Ｄ
Ｂｌｔ”出力とし書込み制御信号ψＷＥＩで活性化され
る。
Ｂｌｔ”出力とし書込み制御信号ψＷＥＩで活性化され
る。
読出し出力バッファ７はデータバスＩＩＤＢＩ、ＤＢＩ
を入力とする。読出し動作も誓込み動作も同一データバ
ス線、この場合データバス線ＤＢＩ、ＤＢＩを介して行
なわれる。
を入力とする。読出し動作も誓込み動作も同一データバ
ス線、この場合データバス線ＤＢＩ、ＤＢＩを介して行
なわれる。
次に、５１！３図のＭＯＳメモリ回路の動作をメモリセ
ル２からデータを読出し、その後メモリセル１に逆情報
１ｋｖ込む場合について第４図の内部動作波形図を参照
して説明する。
ル２からデータを読出し、その後メモリセル１に逆情報
１ｋｖ込む場合について第４図の内部動作波形図を参照
して説明する。
（１）まず、続出し動作について説明する。時刻ｔ１に
アドレスが変化すると、時刻ｔ３にと、ト線のプリチャ
ージ信号ψｐ２がロウレベルとなシビ。
アドレスが変化すると、時刻ｔ３にと、ト線のプリチャ
ージ信号ψｐ２がロウレベルとなシビ。
ト線ＤＧＩ、ＤＧＩはハイレベルにプリチャージされそ
の時ワードＭＷＬ２はロウレベル（非選択）にな９、セ
ンスアンプの活性化信号ψＲ１もロウレベルになりセン
スアンプは非活性になる。
の時ワードＭＷＬ２はロウレベル（非選択）にな９、セ
ンスアンプの活性化信号ψＲ１もロウレベルになりセン
スアンプは非活性になる。
列選択信号Ｙｊｌは列デコーダの活性化信号ψｙｊがハ
イレベルになりロウレベル（非選択）となる。データバ
ス線ＤＢ１．ＤＢｔもプリチャージされてハイレベルに
なる。時刻ｔ３にプリチャージが完了するとワード、１
Ｎ１ＶＶＬ２はハイレベルにな９、ビ、）＠ＤＧＩ 、
ＤＧＩにメモリセル２の読出しデータが出てくる。そし
てセンスアンプの活性化信号ψＲ１が列選択信号Ｙｊｌ
よシ先にハイレベルとなり、ビット線ＤＧ１とＤＧＩの
電位層が数ＩＱＱｍｖ程度になった時刻ｔ４でタリデコ
ーダが活性化信号ψＹｊで活性化され、列選択信号Ｙｊ
１カハイレベルになりセンスアンプが活性化される。こ
のセンスアンプはピッ）縁１）Ｇｌ 。
イレベルになりロウレベル（非選択）となる。データバ
ス線ＤＢ１．ＤＢｔもプリチャージされてハイレベルに
なる。時刻ｔ３にプリチャージが完了するとワード、１
Ｎ１ＶＶＬ２はハイレベルにな９、ビ、）＠ＤＧＩ 、
ＤＧＩにメモリセル２の読出しデータが出てくる。そし
てセンスアンプの活性化信号ψＲ１が列選択信号Ｙｊｌ
よシ先にハイレベルとなり、ビット線ＤＧ１とＤＧＩの
電位層が数ＩＱＱｍｖ程度になった時刻ｔ４でタリデコ
ーダが活性化信号ψＹｊで活性化され、列選択信号Ｙｊ
１カハイレベルになりセンスアンプが活性化される。こ
のセンスアンプはピッ）縁１）Ｇｌ 。
ＤＧｌを直接ドレインで受けて増幅するのでビット線Ｄ
ＧＩ、ＤＧＩに十分読出しデータが出てから活性化しな
いと誤動作する危険性がある。
ＧＩ、ＤＧＩに十分読出しデータが出てから活性化しな
いと誤動作する危険性がある。
このため、ワード線ＷＬ２と列選択信号Ｙｊｌの活性化
時刻ｔｓ 、 ｔ４には一定の時間間隔がΔｔ３が設け
られている。ビット線ＤＧＩ、ＤＧＩの微少電位差はセ
ンスアンプにより増−され、同時に列選択信号Ｙｊ１が
ハイレベルとなることによシＮ−ｃｈ）ランジスタＱＮ
９ 、 ＱＮＩＯがｙＦ７し、また反転信号Ｙｊｌがロ
ウレベルとなることＫよシＰ−ｃｈ）ランジスタＱｐ４
．ＱｐＳがオンするのでビット線ＤＧＩ、ＤＧＩの増幅
されたデータがデータバス線ＤＢＩ、ＤＢＩに伝達され
、さらに読出しデータ出カバ、７７７に伝達される。
時刻ｔｓ 、 ｔ４には一定の時間間隔がΔｔ３が設け
られている。ビット線ＤＧＩ、ＤＧＩの微少電位差はセ
ンスアンプにより増−され、同時に列選択信号Ｙｊ１が
ハイレベルとなることによシＮ−ｃｈ）ランジスタＱＮ
９ 、 ＱＮＩＯがｙＦ７し、また反転信号Ｙｊｌがロ
ウレベルとなることＫよシＰ−ｃｈ）ランジスタＱｐ４
．ＱｐＳがオンするのでビット線ＤＧＩ、ＤＧＩの増幅
されたデータがデータバス線ＤＢＩ、ＤＢＩに伝達され
、さらに読出しデータ出カバ、７７７に伝達される。
（２）次に、書込み動作について説明する。時刻ｔｓ。
にアドレスが変化して今まで読出し動作のときに選択さ
れていたワード線ＷＬ２は時刻ｔ６に非選択状態になり
、内部は読出し動作の時と同様プリチャージ状態になる
。時刻ｔ７にプリチャージが完了してワード、％ＷＬ１
が選択されてメモリセルｌの誉込み動作にはいる。セン
スアンプの活性化信号ψＲ１は書込み時にはロウレベル
のままでセンスアンプは非活性のままとなる。
れていたワード線ＷＬ２は時刻ｔ６に非選択状態になり
、内部は読出し動作の時と同様プリチャージ状態になる
。時刻ｔ７にプリチャージが完了してワード、％ＷＬ１
が選択されてメモリセルｌの誉込み動作にはいる。セン
スアンプの活性化信号ψＲ１は書込み時にはロウレベル
のままでセンスアンプは非活性のままとなる。
薔込み制御信号ψＷＥ１はワード線ＷＬＩとはぼ同時刻
ｔ、にハイレベルとなシ、書込みデータ人カバ、７ア６
が活性化され、データバス線ＤＢ１゜ＤＢＩにその書込
みデータが伝達される。しかし、前述したように、読出
し時においてはセンスアンプの誤動作を防ぐためにワー
ド線ＷＬ２と列選択信号Ｙｊｌの活性化時刻には必ず一
定の時間間隔△ｔ３を必要とし、曹込み時においても不
必要な一定の時間間隔Δｔ４（＝ｔ、−ｔ？）ｆｃとら
ざるを得ない。
ｔ、にハイレベルとなシ、書込みデータ人カバ、７ア６
が活性化され、データバス線ＤＢ１゜ＤＢＩにその書込
みデータが伝達される。しかし、前述したように、読出
し時においてはセンスアンプの誤動作を防ぐためにワー
ド線ＷＬ２と列選択信号Ｙｊｌの活性化時刻には必ず一
定の時間間隔△ｔ３を必要とし、曹込み時においても不
必要な一定の時間間隔Δｔ４（＝ｔ、−ｔ？）ｆｃとら
ざるを得ない。
したがって、データバスＤＢＩ、ＤＢＩには十分な書込
みデータが伝達されているＫもかかわらず列選択信号Ｙ
ｊｌがハイレベルになる時Ｔ２Ｊｔｓまでビット線ＤＧ
Ｉ 、ＤＧＩには書込みデータが伝達されない。そして
ワード線ＷＬＩが選択されてから△ｔ４後経過後の時刻
１．に列選択信号Ｙｊｌはハイレベルとなシビｙ ）
ｌｅａ ＤＧ １ 、 ＤＧ １に書込みデータが伝達
され、さらにはメモリセル１に伝達される。
みデータが伝達されているＫもかかわらず列選択信号Ｙ
ｊｌがハイレベルになる時Ｔ２Ｊｔｓまでビット線ＤＧ
Ｉ 、ＤＧＩには書込みデータが伝達されない。そして
ワード線ＷＬＩが選択されてから△ｔ４後経過後の時刻
１．に列選択信号Ｙｊｌはハイレベルとなシビｙ ）
ｌｅａ ＤＧ １ 、 ＤＧ １に書込みデータが伝達
され、さらにはメモリセル１に伝達される。
上述した従来のＭＯＳメモリ回路は読出し動作でも書込
み動作においても、ワード線が選択された後続出し動作
のマージンによって決定される一定の時間間隔をおいて
から列選択信号が選択されるため、書込み時間は列選択
信号が選択される時刻で決定され、曹込み時間が長くな
ってしまうという欠点がある。
み動作においても、ワード線が選択された後続出し動作
のマージンによって決定される一定の時間間隔をおいて
から列選択信号が選択されるため、書込み時間は列選択
信号が選択される時刻で決定され、曹込み時間が長くな
ってしまうという欠点がある。
本発明のＭＯＳメモリ回路は、列デコーダが簀込み制御
信号によυ列選択信号を発生することを特徴とする。
信号によυ列選択信号を発生することを特徴とする。
したがって、書込み時にワード線と列選択信号がほぼ同
時に活性化され、読出し時のワード線と列選択信号の時
間間隔だけ誉込み時間を短くできる。
時に活性化され、読出し時のワード線と列選択信号の時
間間隔だけ誉込み時間を短くできる。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるＭＯＳメモリ回路の一実施例の回
路図、第２図はその内部の動作波形図である。
路図、第２図はその内部の動作波形図である。
第１図において、実施例では第３図内における列活性化
信号ψｙｊへＮＯＲゲート４に入力する代りに、列選択
信号ψｙｊのインバータリによって生成された反転信号
ψＹｊと書込み制御信号ψＷＥＩとを入力するＮＯＲゲ
ー）１０の出力ψＹｊＥをデコーダ３の出力が入力され
たＮＯＲゲー）Ｋ入力するＯ ＮＯ几ゲート１ｏは列選択制御信号ψｙｊが活性化され
、よってその反転信号ψＹｊがローレベル。
信号ψｙｊへＮＯＲゲート４に入力する代りに、列選択
信号ψｙｊのインバータリによって生成された反転信号
ψＹｊと書込み制御信号ψＷＥＩとを入力するＮＯＲゲ
ー）１０の出力ψＹｊＥをデコーダ３の出力が入力され
たＮＯＲゲー）Ｋ入力するＯ ＮＯ几ゲート１ｏは列選択制御信号ψｙｊが活性化され
、よってその反転信号ψＹｊがローレベル。
かつ誉込与制御信号がローレベルで畳込みデータ人力バ
ッファ６を活性化していないときＫのみ、出力ψｙｊｗ
Ｅをローレベルとする。よってψｙｊｗｇがローレベル
のときにのみ、ＮＯＲゲートの出力Ｙｊｌをデコーダ３
の出力Ｎ５によって決定する。言いかえればψｙｊｗｇ
が“０”のときに列選択（Ｙｊｘ、Ｙｊｌ）が行なわれ
る。
ッファ６を活性化していないときＫのみ、出力ψｙｊｗ
Ｅをローレベルとする。よってψｙｊｗｇがローレベル
のときにのみ、ＮＯＲゲートの出力Ｙｊｌをデコーダ３
の出力Ｎ５によって決定する。言いかえればψｙｊｗｇ
が“０”のときに列選択（Ｙｊｘ、Ｙｊｌ）が行なわれ
る。
次に、第１図のＭＯＳメモリ回路の動作を第２図の内部
の動作波形を示す図を参照して説明する。
の動作波形を示す図を参照して説明する。
（１） 続出し動作は従来例とほぼ同じであるので簡
単に説明する。時刻ｔｌ−ｔ、が読み出しのサイクルで
ある。
単に説明する。時刻ｔｌ−ｔ、が読み出しのサイクルで
ある。
時刻ｔ１にアドレスが変化すると内部はプリチャージ状
態となシ、時刻を意にワード＠ｗｈ２゜列選択信号Ｙｊ
ｌがロウレベル（非選択）となる。
態となシ、時刻を意にワード＠ｗｈ２゜列選択信号Ｙｊ
ｌがロウレベル（非選択）となる。
時刻ｔｓにプリチャージが完了するとワード＊ ＷＬ
２がハイレベルとなシビット線ＤＧＩ、’ＤＧＩにデー
タが読出され、微少電位差を生じる。ワード線ＷＬ２が
ハイレベルになってから一定の時間△ｔ１経過後の時刻
１４に列選択信号ＹｊｌがψＹｊの立ち上シに応答した
ψＹｊＥの立下ＤＫ応登して選択され、ビット線ＤＧ１
．ＤＧ１が増幅され、データバス線Ｌ）Ｂｌ、ＤＢＩ、
読出しデータ出カバ、７ア７へと情報が伝達される。
２がハイレベルとなシビット線ＤＧＩ、’ＤＧＩにデー
タが読出され、微少電位差を生じる。ワード線ＷＬ２が
ハイレベルになってから一定の時間△ｔ１経過後の時刻
１４に列選択信号ＹｊｌがψＹｊの立ち上シに応答した
ψＹｊＥの立下ＤＫ応登して選択され、ビット線ＤＧ１
．ＤＧ１が増幅され、データバス線Ｌ）Ｂｌ、ＤＢＩ、
読出しデータ出カバ、７ア７へと情報が伝達される。
（２）次に誉込みの動作について説明する。
時刻ｔ５以降が書込みのサイクルである。時刻１ｓにア
ドレスが変化すると時刻ｔ６に読出し時と同様に内部は
プリチャージ状態になり時刻ｔ７にプリチャージが完了
すると次のワードｈＷＬが選択される。これと同時に書
込みデータ人カバ、ファ６も誉込み制御信号ψＶＥＸで
活性化され、データバス線ＤＢＩ、ＤＢ１に書込み情報
が伝達される。そしてほぼ同時刻ｔｏ（△ｌ、＝１．−
ｔ。
ドレスが変化すると時刻ｔ６に読出し時と同様に内部は
プリチャージ状態になり時刻ｔ７にプリチャージが完了
すると次のワードｈＷＬが選択される。これと同時に書
込みデータ人カバ、ファ６も誉込み制御信号ψＶＥＸで
活性化され、データバス線ＤＢＩ、ＤＢ１に書込み情報
が伝達される。そしてほぼ同時刻ｔｏ（△ｌ、＝１．−
ｔ。
に書込み制御信号ψＷＥＩが立上シ、この時すてにφｙ
ｊは立下っているため、これによって、列デコーダ活性
化信号ψｙｊｗｇがハイレベルとなるので列選択信号Ｙ
ｊｌがハイレベルとなりデータバス線ＤＢＩ、ＤＢＩに
書込み情報が伝達されるとすぐに、ビｙ トｉｆ！ Ｄ
Ｇ １ 、 ＤＧ １へその情報が伝達される。ここで
、書込み動作でセンスアンプの活性化信号ψＲ１はロウ
レベルのままなのでセンスアンプは働かない。すでにワ
ード線ＷＬｌはハイレベルになっているからメモリセル
ＩＫ書込み情報が伝達され簀き換えられる。
ｊは立下っているため、これによって、列デコーダ活性
化信号ψｙｊｗｇがハイレベルとなるので列選択信号Ｙ
ｊｌがハイレベルとなりデータバス線ＤＢＩ、ＤＢＩに
書込み情報が伝達されるとすぐに、ビｙ トｉｆ！ Ｄ
Ｇ １ 、 ＤＧ １へその情報が伝達される。ここで
、書込み動作でセンスアンプの活性化信号ψＲ１はロウ
レベルのままなのでセンスアンプは働かない。すでにワ
ード線ＷＬｌはハイレベルになっているからメモリセル
ＩＫ書込み情報が伝達され簀き換えられる。
このように列デコーダの活性化信号φｊｗｇを書込み制
御信号ψｗｉ１で制御することにより、書込み時にワー
ド線ＷＬ２と列選択信号Ｙｊｌをほぼ同時刻に活性化で
きるわけであるから、読１ 出し時のワード線ＷＬ
２と列選択信号Ｙｊｌの時間間隔△ｔ１だけ書込み時間
を短くできる。一方、読出し時においてはワード線ＷＬ
２と列選択信号Ｙｊｌの時間間隔△ｔＩＬ従来のΔｔ３
と同じでろ！；Ｏ） る。
御信号ψｗｉ１で制御することにより、書込み時にワー
ド線ＷＬ２と列選択信号Ｙｊｌをほぼ同時刻に活性化で
きるわけであるから、読１ 出し時のワード線ＷＬ
２と列選択信号Ｙｊｌの時間間隔△ｔ１だけ書込み時間
を短くできる。一方、読出し時においてはワード線ＷＬ
２と列選択信号Ｙｊｌの時間間隔△ｔＩＬ従来のΔｔ３
と同じでろ！；Ｏ） る。
以上説明したように本発明は、列デコーダの活性化信号
を誉込み制御信号で制御することにより、書込み時間を
短かくできる効果がある。
を誉込み制御信号で制御することにより、書込み時間を
短かくできる効果がある。
第１図は本発明によるＭＯＳメモリ回路の一実施例の回
路図、第２図は第１図の内部動作波形図、第３図は従来
例の回路図、第４図は第３図の内部動作波形図である。 １．２・・・・・・メモリセル、３．４，５，４Ａ・・
・・・・論理回路、６・・・・・・書込みデータ人カバ
、７ア、７・・・・・・続出しデータ出カバ、ファ、Ｎ
ｌへＮ４・・・用節点、ＱＮＩ〜ＱＮＩＯ・・・・・・
Ｎ−ｃｈ）ランジスタ、Ｑｐ１〜Ｑｐｓ・・・・・・Ｐ
−ｃｈ・・・・・・トランジスタ、Ｒｔ、Ｒｚ−・・・
・・高抵抗、ψｐ−ψＲ１，ψＹｊＷト・・・・・クロ
ック信号、Ｙｊｌ・・・・・・タリ選択信号、ＷＬＩ、
ＷＬ２・・・・・・ワード線、ＤＧＩ 、ＤＧＩ・・・
・・・ビ、）縁、ＤＢＩ 、ＤＢＩ・・−・・・データ
バス線。 特許出願入日本電気株式会社 代理人 弁理士 内 原 晋 長７（、、ｒ”−
。 ｊｌ、、’ 、 、 ”： 、、： 第１図
路図、第２図は第１図の内部動作波形図、第３図は従来
例の回路図、第４図は第３図の内部動作波形図である。 １．２・・・・・・メモリセル、３．４，５，４Ａ・・
・・・・論理回路、６・・・・・・書込みデータ人カバ
、７ア、７・・・・・・続出しデータ出カバ、ファ、Ｎ
ｌへＮ４・・・用節点、ＱＮＩ〜ＱＮＩＯ・・・・・・
Ｎ−ｃｈ）ランジスタ、Ｑｐ１〜Ｑｐｓ・・・・・・Ｐ
−ｃｈ・・・・・・トランジスタ、Ｒｔ、Ｒｚ−・・・
・・高抵抗、ψｐ−ψＲ１，ψＹｊＷト・・・・・クロ
ック信号、Ｙｊｌ・・・・・・タリ選択信号、ＷＬＩ、
ＷＬ２・・・・・・ワード線、ＤＧＩ 、ＤＧＩ・・・
・・・ビ、）縁、ＤＢＩ 、ＤＢＩ・・−・・・データ
バス線。 特許出願入日本電気株式会社 代理人 弁理士 内 原 晋 長７（、、ｒ”−
。 ｊｌ、、’ 、 、 ”： 、、： 第１図
Claims (1)
- 【特許請求の範囲】 メモリセルからビット線に読出されたデータを増幅する
電圧センス増幅回路を有し、前記ビット線とデータバス
線が列選択スイッチング素子を介して接続され、前記電
圧センス増幅回路および列選択スイッチング素子を制御
する列選択信号を発生する列デコーダを有するＭＯＳメ
モリ回路において、 前記列デコーダは書込み制御信号により前記列選択信号
を発生することを特徴とするＭＯＳメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5366285 | 1985-03-18 | ||
| JP60-53662 | 1985-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621189A true JPS621189A (ja) | 1987-01-07 |
Family
ID=12949061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061421A Pending JPS621189A (ja) | 1985-03-18 | 1986-03-18 | Ｍｏｓメモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4768168A (ja) |
| EP (1) | EP0199458B1 (ja) |
| JP (1) | JPS621189A (ja) |
| DE (1) | DE3673854D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349096A (ja) * | 1988-09-30 | 1991-03-01 | Texas Instr Inc <Ti> | ビットラインラッチ用検知増幅器 |
Families Citing this family (5)
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