JPH06103781A - メモリセル回路 - Google Patents

メモリセル回路

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JPH06103781A
JPH06103781A JP4250955A JP25095592A JPH06103781A JP H06103781 A JPH06103781 A JP H06103781A JP 4250955 A JP4250955 A JP 4250955A JP 25095592 A JP25095592 A JP 25095592A JP H06103781 A JPH06103781 A JP H06103781A
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JP
Japan
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memory cell
cell circuit
transfer gate
bit line
level
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JP4250955A
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English (en)
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Munehiro Uratani
宗宏 浦谷
Aoi Kitaura
あおい 北浦
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 単一ビット線方式のメモリセル回路を改良す
ることにより、低消費電力で動作マージンが広く、量産
に適したメモリセル回路を提供する。 【構成】 １本のビット線Ｂと、入出力端子が相互に接
続されたインバータＴＰ２,ＴＮ２およびインバータＴ
Ｐ３,ＴＮ３からなるラッチ部Ｌを備える。ビット線Ｂ
とラッチ部Ｌの１つの出力端子Ｊとの間に設けられた並
列接続のトランスファゲート・トランジスタＴＰ１,Ｔ
Ｎ１を備える。トランスファゲート・トランジスタＴＰ
１,ＴＮ１のゲートにそれぞれワード線／Ｗ,Ｗが接続さ
れている。書き込み動作時はトランスファゲート・トラ
ンジスタＴＰ１,ＴＮ１が同時にオンされる一方、読み
出し動作時はトランスファゲート・トランジスタＴＮ１
のみがオンされるようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はメモリセル回路に関
し、より詳しくは、ＣＭＯＳ(コンプリメンタリ・メタ
ル・オキサイド・セミコンダクタ)型ＳＲＡＭ(スタティ
ック・ランダム・アクセス・メモリ)のメモリセル回路
に関する。
【０００２】
【従来の技術】従来のＣＭＯＳスタティックＲＡＭのメ
モリセル回路としては、図６に示すように、２本のビッ
ト線Ｂ,／Ｂと、ラッチ部Ｌと、上記ビット線Ｂ,／Ｂと
上記ラッチ部Ｌの出力端子Ｊ,Ｊ′との間にそれぞれ設
けられたＮチャネル型ＭＯＳトランジスタ(トランスフ
ァゲート)ＴＮ１０,ＴＮ１１と、この２個のトランジス
タＴＮ１０,ＴＮ１１の各ゲートに接続された１本のワ
ード線Ｗからなるものが知られている。上記ラッチ部Ｌ
は、入出力端子が相互に接続された２つのインバータ
(電源とグランドとの間に直列に接続されたＰチャネル
型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジス
タ)ＴＰ２,ＴＮ２;ＴＰ３,ＴＮ３からなり、出力端子
Ｊ,Ｊ′に高レベル(Ｈレベル)または低レベル(Ｌレベ
ル)のデータを保持する。書き込み動作時には、ワード
線ＷをＨレベルに立ちあげてトランジスタＴＮ１０,Ｔ
Ｎ１１をオンした状態で、書き込みデータの極性によっ
てビット線Ｂ,／Ｂのいずれか一方をＬレベル、他方を
Ｈレベルに駆動する。これにより、ラッチ部Ｌにデータ
を書き込む。読み出し動作時には、ワード線ＷをＨレベ
ルに立ちあげてトランジスタＴＮ１０,ＴＮ１１をオン
して、上記ラッチ部Ｌに保持されているデータの極性に
よってビット線Ｂ,／Ｂ間に電位差を生じさせる。この
電位差を図示しないセンス増幅器で増幅してデータの読
み出しを行う。
【０００３】このメモリセル回路は比較的広い動作マー
ジンを有することから、量産に適しており、広く用いら
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記メ
モリセル回路は、１列当たり２本のビット線Ｂ,／Ｂを
有しているため、ビット線Ｂ,／Ｂで消費される電力が
大きく、メモリ装置全体の消費電力を増大させるという
問題がある。すなわち、一般に、メモリセル回路を安定
動作させるために、アクセス動作のスタート時にビット
線をＨレベル(電源電圧に近いレベル)に引き上げる。こ
のとき、クロックに同期して動作する同期式回路方式で
はプリチャージ動作、あるいはクロックに因らない非同
期式回路方式ではプルアップルトランジスタによる電流
がビット線Ｂ,／Ｂを通して流れる。この電流が消費電
力を増大させており、ビット線を２本有する上記メモリ
セル回路では消費電力が多くなる。また、上記メモリセ
ル回路では、読み出し動作時に、ビット線Ｂ,／Ｂのい
ずれか一方に、ラッチ部Ｌに保持されたデータの極性に
関係なく必ず電流が流れる。このことも消費電力を増大
させる原因となっている。
【０００５】そこで、図７に示すように、ビット線を１
本にすることによって消費電力を半減することを狙った
単一ビット線方式のメモリセル回路が提案された。しか
し、このメモリセル回路は、ビット線Ｂとラッチ部Ｌの
出力端子Ｊとを接続するトランスファーゲートが１個の
Ｎチャネル型ＭＯＳトランジスタＴＮ１０のみで構成さ
れるため、書き込み動作時に、このトランジスタＴＮ１
０のオン抵抗が無視できず、ラッチ部ＬにＨレベルを書
き込む(出力端子ＪにＨレベルを保持させる)のが難し
い。このため、ワード線Ｗを電源電圧以上に引き上げる
(これにより、トランジスタＴＮ１０のオン抵抗を下げ
る)ためのブーストコントロール回路２０を必要とす
る。また、このメモリセル回路は、読み出し動作時に、
安定に読み出しを行うために、ビット線ＢをＶＤＤ／２
レベル(電源電位ＶＤＤと接地電位ＧＮＤの中間レベル)
に予備充電するためのプリチャージ回路３０を必要とす
る。このように、このメモリセル回路は、図６に示した
メモリセル回路に比して複雑な回路２０,３０を必要と
し、かつ製造条件・電源電圧等の変動に対する動作マー
ジンが狭い。このため、量産には適しておらず、実用化
には至っていない。
【０００６】そこで、この発明の目的は、単一ビット線
方式のメモリセル回路を改良することにより、低消費電
力で動作マージンが広く、量産に適したメモリセル回路
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明のメモリセル回路は、１本のビット線と、
入出力端子が相互に接続された２つのインバータからな
り、上記出力端子に高レベルまたは低レベルのデータを
保持するラッチ部と、上記ビット線と上記ラッチ部の１
つの出力端子との間に設けられた並列接続のＰチャネル
型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジス
タからなるトランスファゲートと、上記トランスファゲ
ートを構成するＰチャネル型ＭＯＳトランジスタ,Ｎチ
ャネル型ＭＯＳトランジスタのゲートにそれぞれ接続さ
れた２本のワード線とを備えて、書き込み動作時は上記
トランスファゲートを構成する両トランジスタが同時に
オンされる一方、読み出し動作時は上記トランスファゲ
ートを構成する一方のトランジスタのみがオンされるよ
うにしたことを特徴としている。
【０００８】
【作用】この発明のメモリセル回路は、ビット線が１本
だけ(単一ビット線方式)であるから、図６に示した一般
的なメモリセル回路に比して消費電力が半減され、低消
費電力となる。
【０００９】また、ビット線とラッチ部の出力端子との
間に設けられたトランスファゲートが並列に接続された
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳ
トランジスタからなるので、書き込み動作時に上記両ト
ランジスタをオンさせることによって、トランスファゲ
ートのオン抵抗が小さくなる。この結果、上記ラッチ部
へのデータ書き込みがＨレベル,Ｌレベルにかかわらず
容易に行なわれる。一方、読み出し動作時には、上記ト
ランスファゲートを構成する一方のトランジスタのみを
オンさせることによって、上記ラッチ部がビット線から
受ける影響が少なくなる。すなわち、書き込み動作時,
読み出し動作時のいずれも動作マージンが広がる。した
がって、このメモリセル回路は容易に量産される。
【００１０】
【実施例】以下、この発明のメモリセル回路を実施例に
より詳細に説明する。
【００１１】図１は一実施例のメモリセル回路を示して
いる。このメモリセル回路は、１本のビット線Ｂと、ラ
ッチ部Ｌと、上記ビット線Ｂと上記ラッチ部Ｌの１つの
出力端子Ｊとの間に設けられた並列接続のＰチャネル型
ＭＯＳトランジスタＴＰ１とＮチャネル型ＭＯＳトラン
ジスタＴＮ１からなるトランスファゲートを備えてい
る。上記ラッチ部Ｌは、入出力端子が相互に接続された
２つのインバータ(電源とグランドとの間に直列に接続
されたＰチャネル型ＭＯＳトランジスタとＮチャネル型
ＭＯＳトランジスタ)ＴＰ２,ＴＮ２;ＴＰ３,ＴＮ３から
なり、出力端子Ｊに高レベルまたは低レベルのデータを
保持する。上記トランスファゲートを構成するＰチャネ
ル型ＭＯＳトランジスタＴＰ１,Ｎチャネル型ＭＯＳト
ランジスタＴＮ１のゲートにそれぞれワード線／Ｗ,Ｗ
が接続されている。上記ワード線／Ｗは、書き込み動作
時(書き込みモード信号ＷＲがＨレベルのとき)には否定
論理積回路ＮＡＮＤ１を介してワード線Ｗと相補に駆動
される一方、読み出し動作時および非選択時(書き込み
モード信号ＷＲがＬレベルのとき)にはＨレベルが与え
られる。
【００１２】表１に示すように、書き込み動作(書き込
みサイクル)時は、上記ワード線ＷがＨレベル、ワード
線／ＷがＮＡＮＤ１を介してＬレベルに駆動される。し
たがって、上記トランスファゲートを構成する両トラン
ジスタＴＰ１,ＴＮ１が同時にオンする。図示しない書
き込み回路によって、ビット線ＢがＨレベルまたはＬレ
ベルに強制され、ラッチ部Ｌにデータの書き込みが行な
われる。このとき、両トランジスタＴＰ１,ＴＮ１がオ
ンしているので、トランスファゲートのオン抵抗を小さ
くすることができ、この結果、ビット線Ｂからラッチ部
Ｌへのデータ書き込みをＨレベル,Ｌレベルにかかわら
ず容易に行うことができる。一方、読み出し動作(読み
出しサイクル)時は、ワード線ＷがＨレベル、ワード線
／ＷがＮＡＮＤ１を介してＨレベルに駆動される。した
がって、上記トランスファゲートのＮチャネル型ＭＯＳ
トランジスタＴＮ１のみがオンし、Ｐチャネル型ＭＯＳ
トランジスタＴＰ１はオフする。そして、ラッチ部Ｌの
出力端子Ｊに保持されているデータの極性に応じてビッ
ト線Ｂに電位が与えられ、図示しないセンス増幅器を通
してデータの読み出しが行なわれる。このように、トラ
ンスファゲートを構成する一方のトランジスタＴＮ１の
みをオンさせているので、ラッチ部Ｌがビット線Ｂから
受ける影響が少なくできる。このように、書き込み動作
時,読み出し動作時のいずれも動作マージンを広げるこ
とができる。したがって、このメモリセル回路は容易に
量産することができる。なお、待機状態(非選択)のとき
は、ワード線ＷはＬレベル、ワード線／ＷはＨレベルと
なる。したがって、上記トランスファゲートを構成する
Ｐチャネル型ＭＯＳトランジスタＴＰ１,Ｎチャネル型
ＭＯＳトランジスタＴＮ１はいずれもオフ状態となって
いる。
【００１３】このメモリセル回路の構成部品数を図６に
示した従来のメモリセル回路と比較すると、トランジス
タ数はいずれも６個、ワード線とビット線の総数はいず
れも３本となっている。したがって、この発明のメモリ
セル回路は図１に示した従来のものと同等のサイズで構
成することができる。
【００１４】また、この発明のメモリセル回路の動作を
回路シュミレーターＳＰＩＣＥによってシミュレーショ
ンしたところ、低消費電力で、かつ、動作マージンが広
いことを確認できた。
【００１５】なお、図２に示すように、上記ラッチ部Ｌ
のインバータを構成するＰチャネル型ＭＯＳトランジス
タＴＰ２,ＴＰ３に代えて、高抵抗負荷Ｒ１,Ｒ２を設け
ても良い。このメモリセル回路も、図１に示したものと
同様に、低消費電力で動作マージンが広く、量産に適し
ている。
【００１６】図３は、図１に示したメモリセル回路を採
用したＣＭＯＳスタティックＲＡＭの概略構成を例示し
ている。このスタティックＲＡＭは、n行m列に配された
メモリセルＭＣと、各行のメモリセルＭＣにつながるワ
ード線Ｗ１,／Ｗ１;…;Ｗn,／Ｗnと、各列のメモリセル
ＭＣにつながるビット線Ｂ１,…,Ｂmを備えている。さ
らに、各ビット線Ｂ１,…,Ｂmを予備充電するビット線
プリチャージ回路１１と、図１に示したＮＡＮＤ１を含
む行デコーダ,ワード線コントロール１２と、上記各ビ
ット線と入出力端子Ｉ／Ｏ１,Ｉ／Ｏ２,…,Ｉ／Ｏkまた
はセンス増幅器(図示せず)とを接続するコラム選択,Ｉ
／Ｏコントロール１３を備えている。
【００１７】このスタティックＲＡＭは、図４,図５に
示すように、読み出しサイクル、書き込みサイクルとも
にクロックによる同期方式で動作し、１サイクルはプリ
チャージ期間とアクセス期間とから構成される。プリチ
ャージ期間では、ワード線Ｗ,／Ｗを非選択にするとと
もに、ビット線Ｂ１,…,ＢmをＨレベルに引き上げる。
アクセス期間では、読み出しサイクルの場合はワード線
ＷのみをアクティブにしてメモリセルＭＣのデータを読
み出す一方、書き込みサイクルの場合はワード線Ｗ,／
Ｗをいずれもアクティブにしてビット線Ｂ１,…,Ｂmの
内容をメモリセルＭＣに書き込む。
【００１８】なお、この発明のメモリセル回路は、クロ
ック同期式のスタティックＲＡＭだけでなく、当然なが
ら、プリチャージ動作を行わない非同期式のものにも適
用することができる。
【００１９】
【発明の効果】以上より明らかなように、この発明のメ
モリセル回路は、１本のビット線で駆動されるので、従
来の一般的なメモリセル回路に比して消費電力を半減し
て、低消費電力で動作することができる。また、書き込
み動作時と読み出し動作時とで、ビット線とラッチ部と
の間に設けられたトランスファゲートのオン抵抗を切り
換えて最適化しているので、動作マージンを広げること
ができる。したがって、容易に量産することができる。
また、この発明のメモリセル回路は、メモリセルの構成
部品数を従来の一般的なメモリセル回路と同等にでき、
したがって従来と同等のサイズで構成することができ
る。
【表１】
【図面の簡単な説明】
【図１】 この発明の一実施例のメモリセル回路の構成
を示す図である。
【図２】 この発明の別の実施例のメモリセル回路の構
成を示す図である。
【図３】 図１のメモリセル回路を採用したＣＭＯＳス
タティックＲＡＭの概略構成を示す図である。
【図４】 上記スタティックＲＡＭの読み出しサイクル
の動作波形を示す図である。
【図５】 上記スタティックＲＡＭの書き込みサイクル
の動作波形を示す図である。
【図６】 従来の一般的なメモリセル回路の構成を示す
図である。
【図７】 従来の単一ビット線方式のメモリセル回路の
構成を示す図である。
【符号の説明】
Ｂ ビット線 Ｌ ラッチ部 ＴＮ１,ＴＮ２,ＴＮ３ Ｎチャネル型ＭＯＳトランジス
タ ＴＰ１,ＴＰ２,ＴＰ３ Ｐチャネル型ＭＯＳトランジス
タ Ｗ,／Ｗ ワード線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 １本のビット線と、 入出力端子が相互に接続された２つのインバータからな
    り、上記出力端子に高レベルまたは低レベルのデータを
    保持するラッチ部と、 上記ビット線と上記ラッチ部の１つの出力端子との間に
    設けられた並列接続のＰチャネル型ＭＯＳトランジスタ
    とＮチャネル型ＭＯＳトランジスタからなるトランスフ
    ァゲートと、 上記トランスファゲートを構成するＰチャネル型ＭＯＳ
    トランジスタ,Ｎチャネル型ＭＯＳトランジスタのゲー
    トにそれぞれ接続された２本のワード線とを備えて、 書き込み動作時は上記トランスファゲートを構成する両
    トランジスタが同時にオンされる一方、読み出し動作時
    は上記トランスファゲートを構成する一方のトランジス
    タのみがオンされるようにしたことを特徴とするメモリ
    セル回路。
JP4250955A 1992-09-21 1992-09-21 メモリセル回路 Pending JPH06103781A (ja)

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US08/123,434 US5353251A (en) 1992-09-21 1993-09-16 Memory cell circuit with single bit line latch

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