NL7908340A - Geheugencelinrichting voor statisch geheugen. - Google Patents

Geheugencelinrichting voor statisch geheugen. Download PDF

Info

Publication number
NL7908340A
NL7908340A NL7908340A NL7908340A NL7908340A NL 7908340 A NL7908340 A NL 7908340A NL 7908340 A NL7908340 A NL 7908340A NL 7908340 A NL7908340 A NL 7908340A NL 7908340 A NL7908340 A NL 7908340A
Authority
NL
Netherlands
Prior art keywords
cell
diode
transistor
collector
line
Prior art date
Application number
NL7908340A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL7908340A priority Critical patent/NL7908340A/nl
Priority to US06/205,816 priority patent/US4393471A/en
Priority to FR8024040A priority patent/FR2469774A1/fr
Priority to GB8036356A priority patent/GB2063609B/en
Priority to IT25923/80A priority patent/IT1134235B/it
Priority to JP55158349A priority patent/JPS5827918B2/ja
Priority to DE3042765A priority patent/DE3042765C2/de
Publication of NL7908340A publication Critical patent/NL7908340A/nl

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

τ'' ΡΗΝ 9625 1 N.V. Philips’ Gloeilampenfabrieken te Eindhovan. ’’Geheugencelinrichting voor statisch geheugen"
De uitvinding heeft betrekking op een geheugencel-inrichting voor een statisch geheugen, uitgevoerd in geïntegreerde schakelingstechniek, voorzien van een aantal besturingslijnen voor het inschrijven, uitlezen respectieve-5 lijk onthouden van de geheugeninformatie in de cel, welke cel is opgebouwd uit twee overkruisgekoppelde, en met de besturingslijnen verbonden transistoren.
Zij stelt zich in het bijzonder ten doel, het aantal besturingslijnen van zo’n cel te verminderen om daardoor 10 ruimte op het halfgeleiderlichaam, waarop het geheugen wordt geïntegreerd, te sparen. Xn de regel zijn namelijk twee paar besturingslijnen per cel nodig, te weten twee woordlijnen en twee bitlijnen, met behulp waarvan informatie in zo’n cel kan worden ingeschreven, uitgelezen en/of 15 onthouden. ¥el geeft het Duitse Auslegeschrift 2.147*833 in Figuur 8 en volgende voorbeelden te zien, waarbij met slechts drie besturingslijnen per cel wordt volstaan, maar in de praktijk blijken zulke geheugens niet te voldoen, omdat voor het onthouden van informatie in een cel stroom 20 door de bitlijnen (DL) vloeit, dus bij toepassen van een groot aantal cellen zo’n grote parasitaire stroom kan vloeien, dat de uitlezing van een geselecteerde cel foutieve informatie kan opleveren.
De uitvinding heeft als kenmerk, dat de cel met 25 ten hoogste drie besturingslijnen is verbonden, waarbij althans één besturingslijn enerzijds via een eerste diode met de collector van de ene transistor van de cel, anderzijds via de serieschakeling van een weerstand en een tweede diode met de collector van de andere transistor van de 30 cel is verbonden en waarbij deze diodes een exponentiële stroomspanningskarakteristiek met exponent vertonen, waarbij q de elementaire hoeveelheid van lading, V de spanning, k de constante van Boltzmann, T de absolute 7908340 *' * PHN 9625 -2- tèmperatuur en m een constante groter dan 1 voorstellen.
De uitvinding bouwt voort op de gedachten, neergelegd in de oudere, nog niet openbaar gemaakte aanvrage 7812463 (indieningsdatum 22-12-1978)(PHN 9314), volgens welke als 5 belangrijke voordelen voor de toepassing van dergelijke dioden kunnen worden genoemd, dat de onthoudtoestand van de cel praktisch onafhankelijk is van de stroom door de cel, dus ook bij zeer lage stroominstelling behouden blijft, terwijl de technologische realisatie van dergelijke dioden, 10 bijvoorbeeld door toepassing van polykristallijn halfge- leidermateriaal, weinig moeilijkheden biedt. Door toepassing van genoemde weerstand in serie met een diode wordt de mogelijkheid geschapen, met slechts drie besturingslijnen uit te komen, zoals hierna zal blijken.
15 De uitvinding zal worden toegelicht aan de hand van de tekening, waarin
Figuur 1 een eerste uitvoeringsvoorbeeld van de uitvinding,
Figuren 2, 3 en 4 varianten van figuur 1 en 20 Figuur 5 een statisch geheugen met toepassing van geheugeninrichtingen volgens Figuur 3 of 4 weergeven.
De cel volgens Figuur 1 is opgebouwd uit twee transistoren 1 en 2, waarvan de collectors en bases over-kruis-gekoppeld zijn, zodat een Eccles-Jordan flipflop 25 ontstaat. Deze cel wordt bestuurd met behulp van drie besturingslijnen, te weten twee woordlijnen en x^ en een bitlijn y. De besturingslijn x^ is verbonden met een stuurspanningsbron V , de lijn x9 met een stuurstroombron I , terwijl de bitlijn y is verbonden met een stroomdetector, 30 bijvoorbeeld in de vorm van een transistor A, wiens collectoruitgang de in de lijn y vloeiende stroom levert, terwijl met behulp van een stuurspanningsbron V een gewenste stuurpotentiaal op de lijn y kan worden gedrukt.
In de collectorketen van de transistor 1 is een 35 eerste diode 3 opgenomen en in die van de transistor 2 de serieschakeling van een tweede diode 4 en een weerstand 5·
De besturingslijn x^ is enerzijds over de diode 3 met de collector van transistor 1, anderzijds over genoemde serie- 790 83 40 * '4 PHN 9625 -3- schakeling met de collector van transistor 2 verbonden.
Voorts is de besturingslijn x^ met de emitters van de transistoren 1 en 2 verbonden, terwijl de besturingslijn y via een diode 6 is verbonden met de collector van de 5 transistor 2. Alle dioden 3» 4 en 6 bezitten een exponen-
aV
tiële stroom-spanningskarakteristiek met exponent met m groter dan 1, hetgeen technologisch te realiseren valt door gebruikmaking van overgangen van poly- en monokristallijn halfgeleidermateriaal, respectievelijk van 10 poly kristallijn- en polykristallijn materiaal van tegengesteld geleidingstype, respectievelijk van "punch through" diodes. Ook kunnen, meerdere conventionele diodes in serie geschakeld de functie van één zo’n diode nabootsen, hetgeen echter meer ruimte op het halfgeleiderlichaam, waarop de cel 15 wordt geïntegreerd, zal vergen.
Voor het schrijven van een logische 1 wordt op de lijn x^ bijvoorbeeld een spanning OV opgedrukt en op de lijn y een spanning +1V, terwijl de aan de lijn x^ aangesloten stroombron I een relatief hoge stroom levert. Deze stroom 20 ziet dan twee parallele wegen, te weten 4 serie van de emitterbasisweg van de transistor 1 en de diode 6, respectievelijk de serie van de emitter-basisweg van de transistor 2 en de diode 3> terwijl de tak 4-5 vrijwel ongeleidend blijft. Omdat de besturingslijn y een hogere 25 spanning voert dan de besturingslijn x^ zal een groter deel van de stroom van de bron I de eerstgenoemde weg 1-6
X
kiezen dus de transistor 1 in geleidende en de transistor 2 vrijwel in gesperde toestand brengen.
Voor het schrijven van een logische O wordt op de 30 y-lijn een spanning van bijvoorbeeld -1V gedrukt, terwijl de lijn x^ wederom een spanning van bijvoorbeeld O V voert en de lijn x2 een relatief hoge stroom levert, waarbij de inwendige weerstand van de diodes 3 respectievelijk 4 kleiner is dan de weerstand 5· De diode 6 zal nu vrijwel 35 geen stroom geleiden, zodat de stroomweg, gevormd door de serie van de emitter-basisweg van de transistor 1, de diode 4 en de weerstand 5 een aanzienlijk hogere weerstand zal ontmoeten dan die van de serie gevormd door de emitter- 790 83 40 -+· .... PHN 9625 -4- basisweg van de transistor 2 en de diode 3· D© transistor 2 zal derhalve geleiden en de transistor 1 sperren.
Voor het onthouden van informatie wordt de lijn op bijvoorbeeld +2V ingesteld, terwijl· de lijn x^ °P een 5 laag stroomniveau wordt ingesteld. De lijn y staat bijvoorbeeld op een spanning van 0 V, zodat de diode 6 wordt gesperd. De flipflop 1-2 wordt dus op laag stroomniveau als een normale flipflop bedreven, waarbij het van belang is, dat de inwendige weerstand van de diodes 3 en 4 (die 10 dan groot is ten opzichte van de weerstand 5) in dezelfde mate toeneemt als de inverse transconducteintie van de transistoren 1 respectievelijk 2, zodat de onthoudtoestand van de cel praktisch onafhankelijk is van de instelstroom (doordat bovengenoemde factor m groter is dan 1, bijvoor-15 beeld 1,5 a 2, is de rondgaande versterking van de flipflop beduidend groter dan 1 namelijk 3 è. 4), zodat met een lage onthoud-stroom dus een zuinige schakeling kan worden volstaan.
Voor het uitlezen van de cel worden de lijnen x^ 20 en y op dezelfde potentiaal, bijvoorbeeld op O volt ingesteld en de bron I op hogere stroom. Afhankelijk van het feit, of de transistor 1 dan wel 2 geleidend is, zal nu de lijn y een relatief hoge of een relatief lage stroom voeren, welke met behulp van de stroomdétector A kan 25 worden bepaald.
In de variant volgens figuur 2 zijn de lijnen x^ en y verwisseld. De verwijzingscijfers zijn overigens dezelfde als in figuur 1. De werking is analoog aan de schakeling volgens figuur 1 met dien verstande, dat bij het 30 uitlezen de onthoudstroom van andere met de y-lijn verbonden cellen eveneens door deze lijn vloeit.
In de variant volgens figuur 3 is de cel volgens figuur 1 symmetrisch uitgevoerd. Voor het schrijven van informatie wordt wederom de bron I op relatief hoge 35 stroom ingesteld, terwijl de stand van de flipflop afhankelijk van het spanningsverschil tussen de bronnen V .j respectievelijk V „ wordt ingesteld. Voor het lezen wordt de bron I op relatief hoge stroom ingesteld en worden de
X
790 83 40 ΐ £ ΡΗΝ 9^25 -5- beide lijnen y^ en met beliulp van de bronnen V respectievelijk Y 0 op gelijke potentiaal gebracht, zodat via de stroomdetectoren respectievelijk A^ sen van de stand van de flipflop afhankelijke verschilstroom wordt g opgewekt. Voor het onthouden van informatie wordt de bron Ιχ op relatief lage stroom ingesteld. Doordat de waarden van de weerstanden 5 respectievelijk 5' dan praktisch geen rol meer spelen ten opzichte van de inwendige weerstand van de dioden 4 respectievelijk 4' IQ wordt ondanks de lage stroominstelling een stabiele onthoudtoestand verzekerd, waarbij parasitaire schrijf-acties ónmogelijk zijn, omdat de cel steeds gevoed blijft door de y-lijn met de hoogste potentiaal.
In de variant volgens figuur 4 zijn de beide takken 3-4-5 volgens figuur 1 in elkaar vervlochten en wel is de bitlijn y^ enerzijds via de diode 3 met de collector van de ene transistor 1, anderzijds via de serieschakeling van de weerstand 5 en de diode 4 met de collector van de andere transistor 2 van de flipflop 1, 2 verbonden. Evenzo 20 is de bitlijn y^ via enerzijds de diode 4 met de collector: van de transistor 2, anderzijds via de serie van de weerstand 5 en de diode 3 met de collector van de transistor 1 verbonden. De diodes 3 en 4 zijn weer van het type met een exponentiële stroomspanningskarakteristiek
qV
25 met exponent met m groter dan 1. De tussen de lijnen y^ respectievelijk y^ en de verbindingspunten van 3-5 respectievelijk 4-5 geschakelde scheidingsdiodes 9 respectievelijk 10 mogen een willekeurige diodekarakteristiek vertonen. Schrijven, lezen en onthouden gaat weer op 3Q dezelfde wijze in zijn werk als aan de hand van figuur 3 beschreven, waarbij wederom parasitaire schrijfacties onmogelijk zijn, omdat de cel in de onthoudtoestand steeds gevoed blijft door die y-lijn, die de hoogste potentiaal voert.
35 Figuur 5 geeft een voorbeeld van een naar willekeur toegankelijk geheugen (random access memory) met rijen en kolommen van geheugencellen, waarin ieder van de blokjes M een geheugencel volgens Figuur 3 of 4 voorstelt.
790 83 40
* V
PHN 9625 -6-
De besturing van de cel M, geschiedt vanuit de woordlijn en de beide bitlijnen y1 en y2, die van de cel vanuit de woordlijn x^ en de beide bitlijnen y2 en y^. De bitlijn3^ is derhalve gemeenschappelijk voor de cellen en 5 (respectievelijk ’ en ’ enzovoorts), hetgeen een extra besparing aan besturingslijnen inhoudt, omdat nu nog slechts vier besturingslijnen per twee cellen nodig zijn. Voor het schrijven van informatie in de cel wordt de lijn y^ hetzij op positieve spanning bijvoorbeeld +1 V 10 (logische l) hetzij op negatieve spanning bijvoorbeeld -1 V (logische o) ten opzichte van de lijn y^ (bijvoorbeeld O V) gebracht, terwijl de lijn x^ op een relatief hoge stroom staat ingesteld. Lezen geschiedt door x^ eveneens op relatief hoge stroom in te stellen en y^ en y2 op gelijke 15 potentiaal bijvoorbeeld 0 V. Voor het onthouden van geheugeninformatie worden y^ en y^ wederom op gelijke potentiaal bijvoorbeeld O V ingesteld en x^ op relatief lage stroom.
Volgens een variant kunnen de bitlijnen van naburige paren 20 gemeenschappelijk zijn, dus bijvoorbeeld de lijnen y^ en y^' samenvallen. Daardoor wordt een verdere ruimtebesparing bij integratie verkregen, echter ten koste van ingewikkelder spanningsinstellingen van de bronnen V , die de bitlijnen besturen.
25 30 35 790 83 40

Claims (6)

  1. 4; J ΡΗΝ 9625 -7-
  2. 1. Geheugencelinrichting voor een statisch, geheugen, uitgevoerd in geïntegreerde schakelingstechniek, voorzien van een aantal besturingslijnen voor het inschrijven, uitlezen respectievelijk onthouden van de geheugeninfor- 5 matie in de cel, welke cel is opgebouwd uit twee overkruis gekoppelde en met de besturingslijnen verbonden transis- toren, met het kenmerk, dat de cel met ten hoogste drie besturingslijnen is verbonden, waarbij althans één besturingslijn enerzijds via een eerste diode met de 10 collector van de ene transistor van de cel, anderzijds via de serieschakeling van een weerstand en een tweede diode met de collector van de andere transistor van de cel is verbonden en waarbij deze diodes, een exponentiële qy stroom-spanningskarakteristiek met exponent jjJ™; vertonen, 15 waarbij q de elementaire hoeveelheid van lading, V de spanning, k de constante van Boltzmann, T de absolute temperatuur en m een constante groter dan 1 voorstellen,
  3. 2. Inrichting volgens conclusie 1, met het kenmerk, dat de emitters van beide transistors zijn verbonden met een 20 stuurstroombron, die in de toestand van onthouden van geheugeninformatie in de cel zo'n lage stroom levert, dat genoemde weerstand klein is ten opzichte van de inwendige weerstand van de eerste respectievelijk tweede diode, terwijl deze stuurstroombron in de lees- respectievelijk 25 schrijftoestand van de cel zo'n hoge stroom levert, dat genoemde weerstand minstens deze inwendige diodeweerstand benadert,
  4. 3· Inrichting volgens conclusie 2, met het kenmerk, dat de collector van genoemde andere transistor via een 30 diode is verbonden met een besturingslijn (bitlijn), die voor het uitlezen van geheugeninformatie is verbonden met een stroomdetector (Figuur 1, 3» 4).
  5. 4. Inrichting volgens conclusie 3» met het kenmerk, dat de inrichting twee dergelijke bitlijnen bevat, waarbij de 35 ene bitlijn enerzijds over genoemde eerste diode met de collector van de ene transistor, anderzijds over genoemde serieschakeling met de collector van de andere transistor van de cel is verbonden, terwijl de andere bitlijn ener- 790 83 40 PHN 9625 -8- zijds over een soortgelijke diode met de collector van de andere transistor, anderzijds over een soortgelijke serie-schakeling met de collector van de ene transistor van de cel is verbonden (Figuur 3)· 5 5· Inrichting volgens conclusie 3, met het kenmerk, dat de inrichting twee dergelijke.bitlijnen bevat, waarbij tussen de ene bitlijn en het verbindingspunt van genoemde eerste diode en genoemde serieschakeling een eerste scheidingsdiode is aangebracht, terwijl tussen de andere 10 bitlijn en het verbindingspunt van genoemde weerstand en genoemde tweede diode een tweede scheidingsdiode is aangebracht (Figuur 4).
  6. 6. Statisch geheugen met rijen en kolommen van geheugen-cellen volgens conclusies 4 of 5 met het kenmerk, dat 15 naburige aan eenzelfde woordlijn aangesloten cellen van een gemeenschappelijke bitlijn gebruik maken, 20 25 30 35 790 83 40
NL7908340A 1979-11-15 1979-11-15 Geheugencelinrichting voor statisch geheugen. NL7908340A (nl)

Priority Applications (7)

Application Number Priority Date Filing Date Title
NL7908340A NL7908340A (nl) 1979-11-15 1979-11-15 Geheugencelinrichting voor statisch geheugen.
US06/205,816 US4393471A (en) 1979-11-15 1980-11-10 Memory cell arrangement for a static memory
FR8024040A FR2469774A1 (fr) 1979-11-15 1980-11-12 Dispositif a cellule de memoire pour memoire statique
GB8036356A GB2063609B (en) 1979-11-15 1980-11-12 Static memory cell
IT25923/80A IT1134235B (it) 1979-11-15 1980-11-12 Complesso di celle di memorizzazione per una memoria statica
JP55158349A JPS5827918B2 (ja) 1979-11-15 1980-11-12 メモリ・セル回路
DE3042765A DE3042765C2 (de) 1979-11-15 1980-11-13 Integrierter statischer Speicher

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL7908340A NL7908340A (nl) 1979-11-15 1979-11-15 Geheugencelinrichting voor statisch geheugen.
NL7908340 1979-11-15

Publications (1)

Publication Number Publication Date
NL7908340A true NL7908340A (nl) 1981-06-16

Family

ID=19834177

Family Applications (1)

Application Number Title Priority Date Filing Date
NL7908340A NL7908340A (nl) 1979-11-15 1979-11-15 Geheugencelinrichting voor statisch geheugen.

Country Status (7)

Country Link
US (1) US4393471A (nl)
JP (1) JPS5827918B2 (nl)
DE (1) DE3042765C2 (nl)
FR (1) FR2469774A1 (nl)
GB (1) GB2063609B (nl)
IT (1) IT1134235B (nl)
NL (1) NL7908340A (nl)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62145595A (ja) * 1985-12-20 1987-06-29 Toshiba Corp 半導体記憶装置
US4922455A (en) * 1987-09-08 1990-05-01 International Business Machines Corporation Memory cell with active device for saturation capacitance discharge prior to writing
JPH06103781A (ja) * 1992-09-21 1994-04-15 Sharp Corp メモリセル回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3573499A (en) * 1969-05-02 1971-04-06 Bell Telephone Labor Inc Bipolar memory using stored charge
US3990056A (en) * 1974-10-09 1976-11-02 Rockwell International Corporation High speed memory cell

Also Published As

Publication number Publication date
JPS5683894A (en) 1981-07-08
DE3042765C2 (de) 1986-03-27
GB2063609A (en) 1981-06-03
FR2469774B1 (nl) 1984-05-18
JPS5827918B2 (ja) 1983-06-13
IT1134235B (it) 1986-08-13
US4393471A (en) 1983-07-12
FR2469774A1 (fr) 1981-05-22
DE3042765A1 (de) 1981-08-27
IT8025923A0 (it) 1980-11-12
GB2063609B (en) 1984-04-18

Similar Documents

Publication Publication Date Title
US3657575A (en) Threshold voltage compensating circuits for fets
US3973246A (en) Sense-write circuit for bipolar integrated circuit ram
EP0023792B1 (en) Semiconductor memory device including integrated injection logic memory cells
EP0019988B1 (en) System for selecting word lines in a bipolar ram
US4385370A (en) Decoder circuit
US4039867A (en) Current switch circuit having an active load
NL7908340A (nl) Geheugencelinrichting voor statisch geheugen.
US4099266A (en) Single-chip bi-polar sense amplifier for a data processing system using MOS memory
JPH0529994B2 (nl)
IE54332B1 (en) Semiconductor memory device
US4456979A (en) Static semiconductor memory device
US3156830A (en) Three-level asynchronous switching circuit
KR860003665A (ko) 리던던시 구조를 갖춘 쌍극트랜지스터형 랜덤액세스 메모리
US3573756A (en) Associative memory circuitry
US4964081A (en) Read-while-write ram cell
US4922411A (en) Memory cell circuit with supplemental current
JPH0777075B2 (ja) デコーダ−ドライバ回路
US3417261A (en) Logic circuit
US3876988A (en) Associative memory
JPH07101842B2 (ja) ドライバ回路を有する集積回路
NO119821B (nl)
JP2821186B2 (ja) 半導体装置及び半導体メモリ
KR930700949A (ko) 반도체 기억장치
SU410459A1 (nl)
SU1247945A1 (ru) Формирователь уровней напр жени дл записи-считывани информации

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed