JPH1064272A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH1064272A JPH1064272A JP9152798A JP15279897A JPH1064272A JP H1064272 A JPH1064272 A JP H1064272A JP 9152798 A JP9152798 A JP 9152798A JP 15279897 A JP15279897 A JP 15279897A JP H1064272 A JPH1064272 A JP H1064272A
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 特に書き込み（Ｗｒｉｔｅ）モードでビット
ラインプルアップ部をディスエーブルさせ静的電流を減
少させるための半導体メモリ装置を実現する。 【解決手段】 アレイされた多数のメモリセルと外部と
のデータパスのためのビットラインと、データセンシン
グエラーを防止するためにビットラインに供給電源を供
給するプルアップ手段と、書き込みモードのとき上記プ
ルアップ手段をディスエーブルさせ、上記プルアップ手
段により惹起される静的電流を遮断するビットラインプ
ルアップ制御手段を具備する。
ラインプルアップ部をディスエーブルさせ静的電流を減
少させるための半導体メモリ装置を実現する。 【解決手段】 アレイされた多数のメモリセルと外部と
のデータパスのためのビットラインと、データセンシン
グエラーを防止するためにビットラインに供給電源を供
給するプルアップ手段と、書き込みモードのとき上記プ
ルアップ手段をディスエーブルさせ、上記プルアップ手
段により惹起される静的電流を遮断するビットラインプ
ルアップ制御手段を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に書き込み（Ｗｒｉｔｅ）モードでビ
ットラインプルアップ（Ｂｉｔ Ｌｉｎｅ Ｐｕｌｌ
Ｕｐ）部をディスエーブルさせ静的電流を減少させるた
めの半導体メモリ装置に関するものである。
関するもので、特に書き込み（Ｗｒｉｔｅ）モードでビ
ットラインプルアップ（Ｂｉｔ Ｌｉｎｅ Ｐｕｌｌ
Ｕｐ）部をディスエーブルさせ静的電流を減少させるた
めの半導体メモリ装置に関するものである。
【０００２】
【従来の技術】従来、半導体メモリ装置の電力消耗を減
少させるためにアレイされたセルなどを多数のブロック
に分割して、分割したセルブロックの中でブロックデコ
ーダにより選択されたセルブロックのみを動作させる方
法を使用している。
少させるためにアレイされたセルなどを多数のブロック
に分割して、分割したセルブロックの中でブロックデコ
ーダにより選択されたセルブロックのみを動作させる方
法を使用している。
【０００３】図１は従来のＳＲＡＭコア（Ｃｏｒｅ）の
回路図である。図１を参照すると、ワードライン（Ｗ
Ｌ）ビットライン（ＢＩＴ，ＢＩＴＢ）にメモリセル
（１５）接続されている。両ビットライン（ＢＩＴ，Ｂ
ＩＴＢ）にはフリーチャージ信号（ＰＥＱＢ）に応答し
て動作するフリーチャージ／イコールライズ（Ｅｑｕａ
ｌｉｚｅ）部（１６）が接続されてビットラインをフリ
ーチャージとイコールライズさせることによりセルノー
ド（ＣＥ，ＣＥＢ）にデータを書き込みまたは読み出し
するとき速度を向上させる。
回路図である。図１を参照すると、ワードライン（Ｗ
Ｌ）ビットライン（ＢＩＴ，ＢＩＴＢ）にメモリセル
（１５）接続されている。両ビットライン（ＢＩＴ，Ｂ
ＩＴＢ）にはフリーチャージ信号（ＰＥＱＢ）に応答し
て動作するフリーチャージ／イコールライズ（Ｅｑｕａ
ｌｉｚｅ）部（１６）が接続されてビットラインをフリ
ーチャージとイコールライズさせることによりセルノー
ド（ＣＥ，ＣＥＢ）にデータを書き込みまたは読み出し
するとき速度を向上させる。
【０００４】また、両ビットライン（ＢＩＴ，ＢＩＴ
Ｂ）にはＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）のよ
うにビットラインプルアップ部（１４Ａ，１４Ｂ）が接
続されているからビットラインキャパシタンスによるデ
ータセンシングエラーを防止する。
Ｂ）にはＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）のよ
うにビットラインプルアップ部（１４Ａ，１４Ｂ）が接
続されているからビットラインキャパシタンスによるデ
ータセンシングエラーを防止する。
【０００５】このときビットラインプルアップ部を構成
するＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）は供給電
源端とビットラインの間に接続されて、そのゲートは接
地電圧端と接続されて常にターンオン（Ｔｕｒｎ ｏ
ｎ）されている。そして、アドレス信号（Ａ０，Ａ１）
を入力とするナンドゲート（ＮＡＮＤ ｇａｔｅ；Ｉ
１）とインバータ（Ｉｎｖｅｒｔｅｒ；Ｉ２）からなる
ブロックデコーダ（Ｂｌｏｃｋ ｄｅｃｏｄｅｒ；１
１）によりある一つのセルブロックが選択されて、ブロ
ックデコーダ（１１）出力信号に応答するＹ−デコーダ
（１２）により所望のカラム（ｃｏｌｕｍｎ）のパスゲ
ート（１３、１４）を制御する。こうしてデータバス
（ＤＢ，ＤＢＢ）とセルの間のデータの入出力を可能に
なる。
するＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）は供給電
源端とビットラインの間に接続されて、そのゲートは接
地電圧端と接続されて常にターンオン（Ｔｕｒｎ ｏ
ｎ）されている。そして、アドレス信号（Ａ０，Ａ１）
を入力とするナンドゲート（ＮＡＮＤ ｇａｔｅ；Ｉ
１）とインバータ（Ｉｎｖｅｒｔｅｒ；Ｉ２）からなる
ブロックデコーダ（Ｂｌｏｃｋ ｄｅｃｏｄｅｒ；１
１）によりある一つのセルブロックが選択されて、ブロ
ックデコーダ（１１）出力信号に応答するＹ−デコーダ
（１２）により所望のカラム（ｃｏｌｕｍｎ）のパスゲ
ート（１３、１４）を制御する。こうしてデータバス
（ＤＢ，ＤＢＢ）とセルの間のデータの入出力を可能に
なる。
【０００６】図２（ａ），（ｂ）は従来の半導体メモリ
装置での各信号の波形図であり、これを用いて詳細な動
作を説明する。図２（ｂ）のように読み出しのときには
アドレスなどの組合により形成されたＰＷＬ（Ｐｕｌｓ
ｅｄ Ｗｏｒｄ Ｌｉｎｅ）信号によりワードライン
（ＷＬ）がターンオンするが、図２（ａ）のように書き
込みのときにはワードラインがＰＷＬ（Ｐｕｌｓｅｄ
Ｗｏｒｄ Ｌｉｎｅ）信号とは関係なしに常にターンオ
ンしている。
装置での各信号の波形図であり、これを用いて詳細な動
作を説明する。図２（ｂ）のように読み出しのときには
アドレスなどの組合により形成されたＰＷＬ（Ｐｕｌｓ
ｅｄ Ｗｏｒｄ Ｌｉｎｅ）信号によりワードライン
（ＷＬ）がターンオンするが、図２（ａ）のように書き
込みのときにはワードラインがＰＷＬ（Ｐｕｌｓｅｄ
Ｗｏｒｄ Ｌｉｎｅ）信号とは関係なしに常にターンオ
ンしている。
【０００７】即ち、書き込み動作で、アドレス信号Ａ
０，Ａ１が“ハイレベル”になるとＹ−デコーダを制御
してＹ−デコーダの出力信号であるＹＤとＹＤＢ信号が
夫々“ハイレベル”と“ローレベル”になると同時にブ
ロックデコーダにより一つのセルブロックのワードライ
ンがアクティブになる。従って、パスゲート（ＭＮ５，
ＭＰ５）とセルのアクセストランジスタＭＮ１がターン
オンされてセルノードＣＥが“ローレベル”でありセル
ノードＣＥＢが“ハイレベル”である場合に、セルの駆
動トランジスタＭＮ２もターンオンされるから、結局ビ
ットラインプルアップトランジスタＭＰ１とセルの伝達
トランジスタＭＮ１とセルの駆動トランジスタＭＮ２に
繋がれる電流パス（図面の矢印を参照）が形成される。
０，Ａ１が“ハイレベル”になるとＹ−デコーダを制御
してＹ−デコーダの出力信号であるＹＤとＹＤＢ信号が
夫々“ハイレベル”と“ローレベル”になると同時にブ
ロックデコーダにより一つのセルブロックのワードライ
ンがアクティブになる。従って、パスゲート（ＭＮ５，
ＭＰ５）とセルのアクセストランジスタＭＮ１がターン
オンされてセルノードＣＥが“ローレベル”でありセル
ノードＣＥＢが“ハイレベル”である場合に、セルの駆
動トランジスタＭＮ２もターンオンされるから、結局ビ
ットラインプルアップトランジスタＭＰ１とセルの伝達
トランジスタＭＮ１とセルの駆動トランジスタＭＮ２に
繋がれる電流パス（図面の矢印を参照）が形成される。
【０００８】即ち、書き込み動作では選択されたブロッ
クの内のセルの全体でこの電流パスを通って静的電流
（Ｓｔａｔｉｃ Ｃｕｒｒｅｎｔ）が流れることにな
る。
クの内のセルの全体でこの電流パスを通って静的電流
（Ｓｔａｔｉｃ Ｃｕｒｒｅｎｔ）が流れることにな
る。
【０００９】通常にセルブロックのある一つのワードラ
インには１２８個のセルが連結されているので、前述の
ように静的電流が発生すれば一つのメモリセルに流れる
オン電流が７０μＡとする場合、全体では７０μＡ×１
２８＝８．９６ｍＡの静的電流が発生して大きい電力消
耗が生じるという問題があった。
インには１２８個のセルが連結されているので、前述の
ように静的電流が発生すれば一つのメモリセルに流れる
オン電流が７０μＡとする場合、全体では７０μＡ×１
２８＝８．９６ｍＡの静的電流が発生して大きい電力消
耗が生じるという問題があった。
【００１０】
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、メモリセル
にデータを書き込むとき選択された一つのブロック全体
のビットラインプルアップ部または所定のプルアップ部
をディスエーブルさせて静的電流の防止による電力消耗
を減少させる半導体メモリ装置を提供することを目的と
している。
従来の問題点を解決すべくなされたもので、メモリセル
にデータを書き込むとき選択された一つのブロック全体
のビットラインプルアップ部または所定のプルアップ部
をディスエーブルさせて静的電流の防止による電力消耗
を減少させる半導体メモリ装置を提供することを目的と
している。
【００１１】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、アレイされた多数のメモリセルと外部
とのデータパスのためのビットラインと、データセンシ
ングエラーを防止するためにビットラインに供給電源を
供給するプルアップ手段と、書き込みモードのとき上記
プルアップ手段をディスエーブルさせ、上記プルアップ
手段により惹起される静的電流を遮断するビットライン
プルアップ制御手段を具備する。
解決するために、アレイされた多数のメモリセルと外部
とのデータパスのためのビットラインと、データセンシ
ングエラーを防止するためにビットラインに供給電源を
供給するプルアップ手段と、書き込みモードのとき上記
プルアップ手段をディスエーブルさせ、上記プルアップ
手段により惹起される静的電流を遮断するビットライン
プルアップ制御手段を具備する。
【００１２】また、多数のセルブロックに分割されたセ
ルアレイと、上記多数のセルブロック中の一つのセルブ
ロックを選択するためのブロックデコーダと、上記セル
と外部とのデータパスのためのビットラインと、データ
センシングエラーを防止するために電源をビットライン
に供給するプルアップ手段と、上記プルアップ手段によ
り惹起される静的電流を防止するために書き込みモード
のとき選択されたセルブロックの上記ビットラインプル
アップ手段をディスエーブルさせるビットラインプルア
ップ制御手段を具備する。
ルアレイと、上記多数のセルブロック中の一つのセルブ
ロックを選択するためのブロックデコーダと、上記セル
と外部とのデータパスのためのビットラインと、データ
センシングエラーを防止するために電源をビットライン
に供給するプルアップ手段と、上記プルアップ手段によ
り惹起される静的電流を防止するために書き込みモード
のとき選択されたセルブロックの上記ビットラインプル
アップ手段をディスエーブルさせるビットラインプルア
ップ制御手段を具備する。
【００１３】そして、上記制御手段は、書き込みイネー
ブル信号と出力イネーブル信号に応答して書き込みモー
ドのとき上記ビットラインプルアップ手段をディスエー
ブルさせるように構成する。
ブル信号と出力イネーブル信号に応答して書き込みモー
ドのとき上記ビットラインプルアップ手段をディスエー
ブルさせるように構成する。
【００１４】
【発明の実施の形態】以下、図３〜図４Ｂを参照しなが
ら本発明に係る実施の形態について説明する。なお、各
実施の形態間において共通する部分、部位には同一の符
号を付し、重複する説明は省略する。
ら本発明に係る実施の形態について説明する。なお、各
実施の形態間において共通する部分、部位には同一の符
号を付し、重複する説明は省略する。
【００１５】図３に本発明の一実施例であるコア回路の
形態を示す。本発明の半導体メモリ装置はビットライン
プルアップトランジスタ（ＭＰ１，ＭＰ２）のゲートが
書き込みイネーブル信号（／ＷＥ）と出力イネーブル信
号（／ＯＥ）を論理組合する制御部（２００）によりタ
ーンオンまたはターンオフに制御される。即ち、図１に
図示された従来のようにブロックの全体のビットライン
プルアップトランジスタが常にターンオンされているこ
とではなくて、本発明は書き込み動作のとき選択された
ブロック内のビットラインプルアップトランジスタの全
てをターンオフさせる技術である。
形態を示す。本発明の半導体メモリ装置はビットライン
プルアップトランジスタ（ＭＰ１，ＭＰ２）のゲートが
書き込みイネーブル信号（／ＷＥ）と出力イネーブル信
号（／ＯＥ）を論理組合する制御部（２００）によりタ
ーンオンまたはターンオフに制御される。即ち、図１に
図示された従来のようにブロックの全体のビットライン
プルアップトランジスタが常にターンオンされているこ
とではなくて、本発明は書き込み動作のとき選択された
ブロック内のビットラインプルアップトランジスタの全
てをターンオフさせる技術である。
【００１６】図３を参照すると、本発明の実施例による
半導体メモリ装置は多数のブロックに分割されたメモリ
セルの所定のブロックのみを選択的に動作させるための
ブロックデコーダ（１１）と、上記ブロックデコーダ
（１１）の出力信号により所望のカラムのメモリセルを
アクセスするためのＹ−デコーダ（１２）と、上記Ｙ−
デコーダの制御信号によりビットライン（ＢＩＴ，ＢＩ
ＴＢ）を介してメモリセルにデータを入出力するパスゲ
ート（１３Ａ，１３Ｂ）と、ビットラインを所定の電圧
レベルにフリーチャージとイコールライズさせるための
フリーチャージ／イコールライズ部（１６）と、データ
を貯蔵するためのメモリセル（１５）と、ビットライン
をプルアップさせるビットラインプルアップ部（２４
Ａ，２４Ｂ）と、書き込みイネーブル信号（／ＷＥ）と
出力イネーブル信号（／ＯＥ）に応答して書き込みモー
ドであるとき選択されたブロックのビットラインプルア
ップトランジスタをディスエーブルさせるビットライン
プルアップ制御部（２００）で構成される。
半導体メモリ装置は多数のブロックに分割されたメモリ
セルの所定のブロックのみを選択的に動作させるための
ブロックデコーダ（１１）と、上記ブロックデコーダ
（１１）の出力信号により所望のカラムのメモリセルを
アクセスするためのＹ−デコーダ（１２）と、上記Ｙ−
デコーダの制御信号によりビットライン（ＢＩＴ，ＢＩ
ＴＢ）を介してメモリセルにデータを入出力するパスゲ
ート（１３Ａ，１３Ｂ）と、ビットラインを所定の電圧
レベルにフリーチャージとイコールライズさせるための
フリーチャージ／イコールライズ部（１６）と、データ
を貯蔵するためのメモリセル（１５）と、ビットライン
をプルアップさせるビットラインプルアップ部（２４
Ａ，２４Ｂ）と、書き込みイネーブル信号（／ＷＥ）と
出力イネーブル信号（／ＯＥ）に応答して書き込みモー
ドであるとき選択されたブロックのビットラインプルア
ップトランジスタをディスエーブルさせるビットライン
プルアップ制御部（２００）で構成される。
【００１７】ここで、ビットラインプルアップ制御部
（２００）とビットラインプルアップ部（２４Ａ，２４
Ｂ）を除外した其の他異なる要素は従来技術と同一であ
るから、上記ビットラインプルアップ制御部（２００）
とビットラインプルアップ部（２４Ａ，２４Ｂ）を重点
的に考察する。
（２００）とビットラインプルアップ部（２４Ａ，２４
Ｂ）を除外した其の他異なる要素は従来技術と同一であ
るから、上記ビットラインプルアップ制御部（２００）
とビットラインプルアップ部（２４Ａ，２４Ｂ）を重点
的に考察する。
【００１８】先に、ビットラインプルアップ部（２４
Ａ，２４Ｂ）はビットラインプルアップ制御部（２０
０）の出力に応答して供給電源をビットラインに供給す
る。ビットラインプルアップ制御部（２００）は書き込
みイネーブル信号／ＷＥと出力イネーブル信号／ＯＥに
応答してビットラインプルアップ部（２４Ａ，２４Ｂ）
をイネーブルまたはディスエーブルさせる。即ち、書き
込み動作であるときビットラインプルアップ制御部（２
００）によりＰＭＯＳトランジスタＭＰ１，ＭＰ２をタ
ーンオフさせる。
Ａ，２４Ｂ）はビットラインプルアップ制御部（２０
０）の出力に応答して供給電源をビットラインに供給す
る。ビットラインプルアップ制御部（２００）は書き込
みイネーブル信号／ＷＥと出力イネーブル信号／ＯＥに
応答してビットラインプルアップ部（２４Ａ，２４Ｂ）
をイネーブルまたはディスエーブルさせる。即ち、書き
込み動作であるときビットラインプルアップ制御部（２
００）によりＰＭＯＳトランジスタＭＰ１，ＭＰ２をタ
ーンオフさせる。
【００１９】ビットラインプルアップ部（２４Ａ，２４
Ｂ）は供給電源端にビットラインが接続されるＰＭＯＳ
トランジスタＭＰ１，ＭＰ２で構成される。ビットライ
ンプルアップ制御部（２００）は書き込みイネーブル信
号／ＷＥと出力イネーブル信号／ＯＥを入力されるＮＡ
ＮＤゲート（Ｉ６）と、ＮＡＮＤゲートからの出力信号
を反転させるインバータ（Ｉ７）と、書き込みイネーブ
ル信号／ＷＥを反転させるインバータ（Ｉ３）と、イン
バータ（Ｉ３）と（Ｉ７）の出力を入力とするＮＯＲゲ
ート（Ｉ４）、アドレス信号を入力されるＮＡＮＤゲー
ト（Ｉ１）と、ＮＡＮＤゲート（Ｉ１）とＮＯＲゲート
（Ｉ４）の各出力を入力して自身の出力をビットライン
プルアップトランジスタ（ＭＰ１，ＭＰ２）のゲートに
出力するＮＯＲゲート（Ｉ５）で構成される。ここで、
ＮＡＮＤゲート（Ｉ１）はブロックデコーダ（１１）を
構成する素子である。
Ｂ）は供給電源端にビットラインが接続されるＰＭＯＳ
トランジスタＭＰ１，ＭＰ２で構成される。ビットライ
ンプルアップ制御部（２００）は書き込みイネーブル信
号／ＷＥと出力イネーブル信号／ＯＥを入力されるＮＡ
ＮＤゲート（Ｉ６）と、ＮＡＮＤゲートからの出力信号
を反転させるインバータ（Ｉ７）と、書き込みイネーブ
ル信号／ＷＥを反転させるインバータ（Ｉ３）と、イン
バータ（Ｉ３）と（Ｉ７）の出力を入力とするＮＯＲゲ
ート（Ｉ４）、アドレス信号を入力されるＮＡＮＤゲー
ト（Ｉ１）と、ＮＡＮＤゲート（Ｉ１）とＮＯＲゲート
（Ｉ４）の各出力を入力して自身の出力をビットライン
プルアップトランジスタ（ＭＰ１，ＭＰ２）のゲートに
出力するＮＯＲゲート（Ｉ５）で構成される。ここで、
ＮＡＮＤゲート（Ｉ１）はブロックデコーダ（１１）を
構成する素子である。
【００２０】図４（ａ）と図４（ｂ）は本発明の実施例
によるＳＲＡＭ素子の各制御信号のタイミング図であ
り、これらを参照して書き込み動作を詳細に説明する。
によるＳＲＡＭ素子の各制御信号のタイミング図であ
り、これらを参照して書き込み動作を詳細に説明する。
【００２１】まず、アドレス信号Ａ０，Ａ１が“ローレ
ベル”から“ハイレベル”になれば、そのアドレス信号
に対応されるブロックが選択される同時にＹ−デコーダ
（１２）の出力ＹＤ，ＹＤＢは夫々“ハイレベル”と
“ローレベル”になる。したがって、パスゲート（ＭＮ
５，ＭＰ５）とセルのアクセストランジスタＭＮ１はタ
ーンオンされる。
ベル”から“ハイレベル”になれば、そのアドレス信号
に対応されるブロックが選択される同時にＹ−デコーダ
（１２）の出力ＹＤ，ＹＤＢは夫々“ハイレベル”と
“ローレベル”になる。したがって、パスゲート（ＭＮ
５，ＭＰ５）とセルのアクセストランジスタＭＮ１はタ
ーンオンされる。
【００２２】このとき、図４（ａ）のように書き込み動
作が遂行（書き込みイネーブル信号が“ローレベル”）
されれば、ビットラインプルアップ制御部（２００）か
ら出力される出力信号ＰＵＬＬＢは“ハイレベル”であ
るから、プルアップトランジスタＭＰ１，ＭＰ２はター
ンオフされる。
作が遂行（書き込みイネーブル信号が“ローレベル”）
されれば、ビットラインプルアップ制御部（２００）か
ら出力される出力信号ＰＵＬＬＢは“ハイレベル”であ
るから、プルアップトランジスタＭＰ１，ＭＰ２はター
ンオフされる。
【００２３】従って、プルアップトランジスタＭＰ１，
セルのアクセストランジスタＭＮ１とセルの駆動トラン
ジスタＭＮ２を介して形成された電流パス（図面の矢
印）は遮断される。
セルのアクセストランジスタＭＮ１とセルの駆動トラン
ジスタＭＮ２を介して形成された電流パス（図面の矢
印）は遮断される。
【００２４】一方、選択されなかったセルではビットラ
インプルアップ制御部ＰＵＬＬＢによりプルアップトラ
ンジスタがターンオンされるが各セルの伝達トランジス
タがＰＷＬ信号により制御されてターンオフされるから
電流パス（図面の矢印）による静的電流は減少される。
インプルアップ制御部ＰＵＬＬＢによりプルアップトラ
ンジスタがターンオンされるが各セルの伝達トランジス
タがＰＷＬ信号により制御されてターンオフされるから
電流パス（図面の矢印）による静的電流は減少される。
【００２５】また、図４（ｂ）のように読み出しである
ときにはアドレスなどの組合により形成されたＰＷＬ信
号によりワードライン（ＷＬ）が制御されるから静的電
流は減少される。
ときにはアドレスなどの組合により形成されたＰＷＬ信
号によりワードライン（ＷＬ）が制御されるから静的電
流は減少される。
【００２６】結果的に書き込み動作ではワードラインは
ＰＷＬ信号と無関係に書き込みイネーブル信号／ＷＥに
よりアクティブされるとき選択されたセルのプルアップ
トランジスタはターンオフされる。従って、書き込み動
作のとき、プルアップトランジスタから選択された各セ
ルに流れる静的電流は防止される。
ＰＷＬ信号と無関係に書き込みイネーブル信号／ＷＥに
よりアクティブされるとき選択されたセルのプルアップ
トランジスタはターンオフされる。従って、書き込み動
作のとき、プルアップトランジスタから選択された各セ
ルに流れる静的電流は防止される。
【００２７】
【発明の効果】本発明は書き込み動作であるときビット
ラインプルアップ部をディスエーブルさせることにより
静的電流を減少させるから電力消耗を減少させるという
効果を奏する。
ラインプルアップ部をディスエーブルさせることにより
静的電流を減少させるから電力消耗を減少させるという
効果を奏する。
【図１】従来の半導体メモリ装置のコア回路図である。
【図２】（ａ）及び（ｂ）は、従来の半導体メモリ装置
での各信号の波形図である。
での各信号の波形図である。
【図３】本発明に係る一実施例による半導体メモリ装置
のコア回路図である。
のコア回路図である。
【図４】（ａ）及び（ｂ）は、本発明に係る一実施例に
よる半導体メモリ装置の各信号の各波形図である。
よる半導体メモリ装置の各信号の各波形図である。
１１ ブロックデコーダ １２ Ｙ−デコーダ １３Ａ、１３Ｂ パスゲート １５ メモリセル １６ フリーチャージ／イコールライズ部 ２００ ビットラインプルアップ制御部 １４Ａ，１４Ｂ ビットラインプルアップ部
Claims (14)
- 【請求項１】 アレイされた多数のメモリセルと外部と
のデータパスのためのビットラインと、 データセンシングエラーを防止するためにビットライン
に供給電源を供給するプルアップ手段と、 書き込みモードのとき上記プルアップ手段をディスエー
ブルさせ、上記プルアップ手段により惹起される静的電
流を遮断するビットラインプルアップ制御手段を具備す
る半導体メモリ装置。 - 【請求項２】 上記制御手段は、書き込みイネーブル信
号と出力イネーブル信号に応答して書き込みモードのと
き上記プルアップ手段をディスエーブルさせることを特
徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 上記プルアップ手段は、供給電源端とビ
ットラインの間に接続され、自身のゲートに上記制御手
段の出力を印加されるＰＭＯＳトランジスタであること
を特徴とする請求項１記載の半導体メモリ装置。 - 【請求項４】 上記ビットラインプルアップ制御手段
は、書き込みイネーブル信号と出力イネーブル信号を入
力とする第１ＮＡＮＤゲートと、 上記第１ＮＡＮＤゲートからの出力信号を反転させる第
１インバータと、 上記書き込みイネーブル信号を反転させる第２インバー
タと、 上記第１と第２インバータの出力を入力とする第１ＮＯ
Ｒゲートと、外部からアドレス信号を入力される第２Ｎ
ＡＮＤゲートと、 上記第２ＮＡＮＤゲートと上記第１ＮＯＲゲートの各出
力を入力して自身の出力を上記ＰＭＯＳトランジスタの
ゲートに出力する第２ＮＯＲゲートを具備することを特
徴とする請求項３記載の半導体メモリ装置。 - 【請求項５】 読み出し動作のとき上記アドレス信号の
組合により生成されたパルスワードライン信号（ＰＷ
Ｌ）により上記メモリセルのワードラインは制御される
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 上記メモリセルはＳＲＡＭセルであるこ
とを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項７】 多数のセルブロックに分割されたセルア
レイと、 上記多数のセルブロック中の一つのセルブロックを選択
するためのブロックデコーダと、 上記セルと外部とのデータパスのためのビットライン
と、 データセンシングエラーを防止するために電源をビット
ラインに供給するプルアップ手段と、 上記プルアップ手段により惹起される静的電流を防止す
るために書き込みモードのとき選択されたセルブロック
の上記プルアップ手段をディスエーブルさせるビットラ
インプルアップ制御手段を具備する半導体メモリ装置。 - 【請求項８】 上記制御手段は、書き込みイネーブル信
号と出力イネーブル信号に応答して書き込みモードのと
き上記プルアップ手段をディスエーブルさせることを特
徴とする請求項７記載の半導体メモリ装置。 - 【請求項９】 上記ブロックデコーダはアドレス信号に
応答してそのアドレス信号に対応されるセルブロックを
選択することを特徴とする請求項７記載の半導体メモリ
装置。 - 【請求項１０】 上記プルアップ手段は、供給電源端と
ビットラインの間に接続され、自身のゲートに上記制御
手段の出力を印加されるＰＭＯＳトランジスタであるこ
とを特徴とする請求項７記載の半導体メモリ装置。 - 【請求項１１】 上記ビットラインプルアップ制御手段
は、書き込みイネーブル信号と出力イネーブル信号を入
力とする第１ＮＡＮＤゲートと、 上記第１ＮＡＮＤゲートからの出力信号を反転させる第
１インバータと、 上記書き込みイネーブル信号を反転させる第２インバー
タと、 上記第１と第２インバータの出力を入力とする第１ＮＯ
Ｒゲートと、外部からアドレス信号を入力される第２Ｎ
ＡＮＤゲートと、 上記第２ＮＡＮＤゲートと上記第１ＮＯＲゲートの各出
力を入力して自身の出力を上記ＰＭＯＳトランジスタの
ゲートに出力する第２ＮＯＲゲートを具備することを特
徴とする請求項７記載の半導体メモリ装置。 - 【請求項１２】 上記第２ＮＡＮＤゲートと、上記第２
ＮＡＮＤゲートからの出力を反転させる第３インバータ
とからなるブロックデコーダを包含することを特徴とす
る請求項１１記載の半導体メモリ装置。 - 【請求項１３】 読み出し動作のとき上記アドレス信号
の組み合せにより生成されたパルスワードライン信号
（ＰＷＬ）により上記メモリセルのワードラインは制御
されることを特徴とする請求項７記載の半導体メモリ装
置。 - 【請求項１４】 上記メモリセルはＳＲＡＭセルである
ことを特徴とする請求項７記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024655A KR100206411B1 (ko) | 1996-06-27 | 1996-06-27 | 정적전류 감소를 위한 반도체 메모리 장치 |
| KR1996P24655 | 1996-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064272A true JPH1064272A (ja) | 1998-03-06 |
Family
ID=19463978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152798A Pending JPH1064272A (ja) | 1996-06-27 | 1997-05-27 | 半導体メモリ装置 |
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|---|---|
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| KR (1) | KR100206411B1 (ja) |
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| KR100569713B1 (ko) * | 1998-10-21 | 2006-09-18 | 삼성전자주식회사 | 듀얼 스캔 방식에서 소비 전력을 감소시키는 회로 |
| KR100365425B1 (ko) * | 1999-06-28 | 2002-12-18 | 주식회사 하이닉스반도체 | 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로 |
| US7113433B2 (en) * | 2005-02-09 | 2006-09-26 | International Business Machines Corporation | Local bit select with suppression of fast read before write |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215576A (ja) * | 1993-01-18 | 1994-08-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5574695A (en) * | 1994-03-04 | 1996-11-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device with bit line load circuit for high speed operation |
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| KR0147712B1 (ko) * | 1995-06-30 | 1998-11-02 | 김주용 | 에스램의 저전압 동작용 비트 라인 회로 |
-
1996
- 1996-06-27 KR KR1019960024655A patent/KR100206411B1/ko not_active IP Right Cessation
-
1997
- 1997-05-27 JP JP9152798A patent/JPH1064272A/ja active Pending
- 1997-05-28 TW TW086107222A patent/TW371762B/zh not_active IP Right Cessation
- 1997-06-26 US US08/883,214 patent/US5831911A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW371762B (en) | 1999-10-11 |
| KR980004994A (ko) | 1998-03-30 |
| US5831911A (en) | 1998-11-03 |
| KR100206411B1 (ko) | 1999-07-01 |
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