JP2006323950A - 半導体記憶装置 - Google Patents

Abstract

【課題】 通常電圧においてワード線の活性化期間を長くすることなく、低電圧でも高速に書き込み動作を実行できる半導体記憶装置を提供することを目的とする。
【解決手段】 ２つのＮＭＯＳトランジスタＭＮ５，ＭＮ６から構成されており、それぞれのソースが接地電位に接続され、一方のトランジスタＭＮ５のドレインが一方のビット線ＢＩＴに接続され、他方のトランジスタＭＮ６のドレインが他方のビット線ＮＢＩＴに接続されている書き込み回路１０１と、書き込みデータＤＩの反転データと書き込み用カラムセレクト信号ＣＷの論理積ＮＤＣＷを生成し、この論理積ＮＤＣＷを一方のトランジスタＭＮ５のゲートに入力し、書き込みデータＤＩと書き込み用カラムセレクト信号ＣＷの論理積ＤＣＷを生成し、この論理積ＤＣＷを他方のトランジスタＭＮ６のゲートに入力するカラムセレクトおよびデータ入力回路１０２を備える。
【選択図】 図１

Description

本発明は、半導体記憶装置、特にその書き込み方式に関するものである。

従来の半導体記憶装置の一例であるＳＲＡＭについて、図６の回路図を参照しながら説明する。
図６に示すように、メモリセル１００がアレイ状に配置されており、各メモリセル１００はそれぞれ、ワード線ＷＬ、ビット線対（ＢＩＴ、ＮＢＩＴ）に接続されている。

また、メモリセル１００は、図７に示すように、計六つのトランジスタ、すなわち二つのＰＭＯＳの負荷用（ロード）トランジスタＭＰ１，ＭＰ２と、二つのＮＭＯＳの駆動用（ドライブ）トランジスタＭＮ１，ＭＮ２と、二つのＮＭＯＳの転送用（アクセス）トランジスタＭＮ３，ＭＮ４によりＳＲＡＭのメモリセルを構成している。

すなわち、二つの転送用トランジスタＭＮ３，ＭＮ４のゲートがワード線ＷＬに接続され、ドレインがそれぞれビット線対ＢＩＴ，ＮＢＩＴに接続されている。また二つの負荷用トランジスタＭＰ１，ＭＰ２のソースがＶＤＤ（電源電位）に接続され、二つの駆動用トランジスタＭＮ１，ＭＮ２のソースがＶＳＳ（接地電位）に接続されている。また負荷用トランジスタＭＰ１のドレインが、転送用トランジスタＭＮ３のソースと、駆動用トランジスタＭＮ１のドレインと、負荷用トランジスタＭＰ２のゲートと、駆動用トランジスタＭＮ２のゲートに接続されている。また負荷用トランジスタＭＰ２のドレインが、転送用トランジスタＭＮ４のソースと、駆動用トランジスタＭＮ２のドレインと、負荷用トランジスタＭＰ１のゲートと、駆動用トランジスタＭＮ１のゲートに接続されている。

またビット線対ＢＩＴ，ＮＢＩＴには、図６に示すように、プリチャージ回路１０３、読み出し用カラムセレクタ１０４、書き込み用カラムセレクタ７０１が接続され、さらにメモリセル１００が保持しているデータＤＡＴＡ，ＮＤＡＴＡを反転させるために二つのＰＭＯＳのトランジスタＭＰ５，ＭＰ６が設けられている。これらトランジスタＭＰ５，ＭＰ６はそれぞれのソースがＶＤＤに接続され、トランジスタＭＰ５のゲートがビット線ＮＢＩＴに、ドレインがビット線ＢＩＴに接続され、トランジスタＭＰ６のゲートがビット線ＢＩＴに、ドレインがビット線ＮＢＩＴに接続されている。

また前記プリチャージ回路１０３は、三つのＰＭＯＳのトランジスタＭＰ７，ＭＰ８，ＭＰ９で構成されており、それぞれのゲートにはプリチャージ信号ＮＰＣが入力され、トランジスタＭＰ７のソースがＶＤＤに、ドレインがビット線ＢＩＴに接続され、またトランジスタＭＰ８のソースがＶＤＤに、ドレインがビット線ＮＢＩＴに接続され、またトランジスタＭＰ９のソースとドレインがそれぞれビット線ＢＩＴ，ＮＢＩＴに接続されている。

また前記読み出し用カラムセレクタ１０４は、二つのＰＭＯＳのトランジスタＭＰ３，ＭＰ４で構成されており、それぞれのゲートには読み出し用カラムセレクト信号ＣＲが入力されている。またトランジスタＭＰ３のドレインがビット線ＢＩＴに接続され、トランジスタＭＰ４のドレインがビット線ＮＢＩＴに接続されている。またこれらトランジスタＭＰ３，ＭＰ４のソースが読み出し回路１０５に接続されており、読み出し回路１０５は、この読み出し用カラムセレクタ１０４を介してビット線ＢＩＴ、ＮＢＩＴに接続されている。

また前記書き込み用カラムセレクタ７０１は、二つのＮＭＯＳのトランジスタＭＮ７，ＭＮ８で構成されており、それぞれのゲートには書き込み用カラムセレクト信号ＣＷが入力されている。またトランジスタＭＮ７のドレインがビット線ＢＩＴに接続され、トランジスタＭＮ８のドレインがビット線ＮＢＩＴに接続されている。また書き込み回路７０２は、二つのＮＭＯＳのトランジスタＭＮ９，ＭＮ１０から構成されており、それぞれのソースがＶＳＳに接続され、トランジスタＭＮ９のゲートには書き込みデータＤＩの反転データが入力され、トランジスタＭＮ１０のゲートには書き込みデータＤＩが入力されている。そして、トランジスタＭＮ７のソースとトランジスタＭＮ９のゲートが接続され、トランジスタＭＮ８のソースとトランジスタＭＮ１０のゲートが接続されている。

通常電圧よりも低い電圧での書き込み時における、上記構成の半導体記憶装置の動作を図８を参照しながら説明する。
書き込みが開始されると、プリチャージ信号ＮＰＣが非活性状態になり、ビット線対ＢＩＴ，ＮＢＩＴのプリチャージを解除する。同時に、書き込み用カラム選択信号ＣＷが活性化状態になりデータ信号ＤＩ，データＤＩの反転データＮＤＩに応じてビット線対ＢＩＴ，ＮＢＩＴのうちの一方の電位がＶＤＤから引き落とされる。

このとき、低電圧によりトランジスタの駆動能力が低下するため、ワード線ＷＬが活性化している期間に十分にビット線対ＢＩＴ，ＮＢＩＴの一方の電位を引き抜くことができず、図８に示すように、メモリセル１００が保持しているデータＤＡＴＡ，ＮＤＡＴＡを反転させることができない。

これを解決するためには、ワード線ＷＬの活性化期間（パルス幅）を長く設定し、十分にビット線対ＢＩＴ，ＮＢＩＴの電位を引き抜くことにより、メモリセル１００の保持データＤＡＴＡ，ＮＤＡＴＡを反転することができる。

広範囲な動作電圧範囲で、パルス幅を調整する発明が、例えば、特許文献１に開示されている。
特開２００１−１９６９０４号公報

しかしながら、低電圧に合わせてワード線ＷＬの活性化期間（パルス幅）を長くしてしまうと、通常電圧において必要以上にワード線ＷＬの活性化期間を長くしてしまい、動作周波数が低下してしまうという問題があった。また動作電圧に応じた外部コマンドも必要になるという問題があった。

そこで、本発明は、通常電圧においてワード線の活性化期間を長くすることなく、低電圧で高速に書き込み動作を実行できる半導体記憶装置を提供することを目的としたものである。

前述した目的を達成するために、本発明の半導体記憶装置は、二つのＮ型トランジスタから構成されており、それぞれのソースが接地電位または負電位に接続され、一方のＮ型トランジスタのドレインが一方のビット線に接続され、他方のＮ型トランジスタのドレインが他方のビット線に接続されている書き込み回路と、書き込みデータの反転データと書き込み用カラムセレクト信号の論理積を生成し、この論理積を前記一方のＮ型トランジスタのゲートに入力し、前記書き込みデータと前記書き込み用カラムセレクト信号の論理積を生成し、この論理積を前記他方のＮ型トランジスタのゲートに入力するカラムセレクトおよびデータ入力回路を備えることを特徴とする。

上記構成によれば、セレクタ回路を介すことなく、書き込み回路のＮ型トランジスタのソースが接地電位に接続され、ドレインがビット線に接続されることにより、書き込み時において、回路が１段のＮ型トランジスタのみとなることから、通常電圧においてワード線の活性化期間を長くすることなく、通常電圧よりも低い電圧においてビット線の電位を高速に引き抜くことが可能となり、低電圧かつ高速に書き込むことが可能となる。また動作電圧に応じた外部コマンドも不要となる。

また本発明の半導体記憶装置は、書き込み回路の二つのＮ型トランジスタのソースをそれぞれ、負電位に接続することを特徴とする。
この構成によれば、書き込み時にビット線の電位が負電位とされ、通常電圧よりも低い低電圧でもさらに高速に書き込むことが可能となる。

また本発明の半導体記憶装置は、メモリセルは、二つのＰＭＯＳの負荷用トランジスタと、二つのＮＭＯＳの駆動用トランジスタと、二つのＮＭＯＳの転送用トランジスタによりＳＲＡＭのメモリセルを構成しており、書き込み時に、ビット線の電位を負電位にし、非選択ワード線に接続されたメモリセルの少なくとも二つのＮＭＯＳの転送用トランジスタにバックバイアスを印加することを特徴とする。

この構成によれば、書き込み時にビット線の電位を負電位にし、前記ビット線に接続された非選択ワードのメモリセルの転送用トランジスタにバックバイアスを印加することにより、非選択ワード線に接続されたメモリセルの転送用トランジスタが非導通状態となり、ビット線の電位が負電圧になっても非選択ワード線に接続されたメモリセルのデータは保持される。

また本発明の半導体記憶装置は、前記カラムセレクトおよびデータ入力回路は、前記書き込み用カラムセレクト信号の入力に応じて、前記書き込み回路のＮ型トランジスタを活性化することを特徴とする。

この構成によれば、書き込み用カラムセレクト信号の入力により書き込み動作が実行される。
また本発明の半導体記憶装置は、書き込み回路のＮ型トランジスタにフォワードバイアスを印加することを特徴とする。

この構成によれば、フォワードバイアスの印加により、さらに高速に書き込むことができる。

本発明の半導体記憶装置は、通常電圧においてワード線の活性化期間を長くすることなく、通常電圧よりも低い電圧においてビット線の電位を高速に引き抜くことが可能となり、低電圧でも高速に書き込むことができる、という効果を有している。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、図６の背景技術（従来）の半導体記憶装置の構成、図７のメモリセルの構成と、同一の構成には、同一の符号を付して説明を省略する。
［実施の形態１］
図１は本発明の実施の形態１における半導体記憶装置の構成図である。

本発明の実施の形態１では、背景技術の書き込み用カラムセレクタ７０１および書き込み回路７０２に代えて、書き込み回路１０１と、カラムセレクトおよびデータ入力回路１０２を設けている。なお、メモリセル１００の回路は、図７の回路と同一としている。

書き込み回路１０１は、二つのＮＭＯＳのトランジスタＭＮ５、ＭＮ６から構成されており、それぞれのソースがＶＳＳに接続され、トランジスタＭＮ５のドレインがビット線ＢＩＴに接続され、Ｎ型トランジスタＭＮ６のドレインがビット線ＮＢＩＴに接続されている。

またカラムセレクトおよびデータ入力回路１０２では、書き込みデータＤＩの反転データと書き込み用カラムセレクト信号ＣＷの論理積ＮＤＣＷが生成され、書き込みデータのＤＩと書き込み用カラムセレクト信号ＣＷの論理積ＤＣＷが生成されている。そして、書き込み回路１０１のトランジスタＭＮ５のゲートに、カラムセレクトおよびデータ入力回路１０２で生成された論理積ＮＤＣＷが入力され、トランジスタＭＮ６のゲートに、カラムセレクトおよびデータ入力回路１０２で生成された論理積ＤＣＷが入力されている。

上記構成による、低電圧下での書き込み時における動作を、図２を参照しながら説明する。なお、ワード線ＷＬ０に接続されたメモリセル１００を選択することとしている。
ワード線ＷＬ０が活性化する前にプリチャージ信号ＮＰＣがＨＩＧＨ(以降Ｈ)になりプリチャージが解除され、データ入力信号ＤＩにＬＯＷ (以降Ｌ)が入力され、続いて書き込み用カラムセレクト信号ＣＷがＨになる。よって論理積ＮＤＣＷが活性化され、書き込み回路１０１のトランジスタＭＮ５が活性化される。続いてカラム信号であるワード線ＷＬ０がＨになる（活性化される）と、ビット線ＢＩＴの電位がＶＤＤからＶＳＳに引き落とされる。

このとき、ビット線ＢＩＴ、ＮＢＩＴに接続されている書き込み回路１０１はトランジスタＭＮ５，ＭＮ６と１段のみであることから、通常電圧より低い低電圧でも高速にビット線ＢＩＴの電位をＶＳＳに引き下げることができる。よって、メモリセル１００の内部データＤＡＴＡ、ＮＤＡＴＡが高速に書き換わることが可能である。

以上のように本実施の形態１によれば、セレクタ回路を介することなく、書き込み回路（バッファ）１０１を直接ビット線ＢＩＴ、ＮＢＩＴに接続することにより、書き込みに必要な回路が１段のトランジスタＭＮ５，ＭＮ６の回路のみとなり、書き込み時において、通常電圧においてワード線ＷＬの活性化期間を長くすることなく、低電圧においてビット線ＢＩＴの電位を高速に引き抜くことができ、低電圧でも、動作周波数が低下することなく高速に書き込むことができる。また動作電圧に応じた外部コマンドも不要にできる。

なお、書き込み回路１０１を構成するＮ型トランジスタＭＮ５，ＭＮ６にフォワードバイアスを印加することにより、さらに高速にビット線ＢＩＴの電位をＶＳＳに引き下げ、メモリセルの内部データＤＡＴＡ、ＮＤＡＴＡを高速に書き換えることが可能となり、高速に書き込むことが可能となる。

またデータ入力信号ＤＩがＨの場合も同様であることは言うまでもない。
［実施の形態２］
図３は本発明の実施の形態２における半導体記憶装置の構成図である。

上記実施の形態１の構成においては、書き込み回路１０１のトランジスタＭＮ５，ＭＮ６のソースをＶＳＳに接続しているが、本発明の実施の形態２では、トランジスタＭＮ５，ＭＮ６のソースを、負電位に設定された負電源回路４０１に接続しており、書き込み時にビット線ＢＩＴ，ＮＢＩＴが負電位とされる。

また図４に示すように、各カラムのメモリセル１００の四つのＮＭＯＳトランジスタ、すなわち二つの駆動用トランジスタＭＮ１，ＭＮ２および二つの転送用トランジスタＭＮ３，ＭＮ４の基板にはそれぞれ、電位ＶＳＳＢ０ｎ・・・ＶＳＳＢｎ−１に接続されている。この基板電位ＶＳＳＢ０・・・ＶＳＳＢｎ−１が、ＶＳＳより低い電位とされることにより四つのＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４にバックバイアスが印加される。

上記構成による、低電圧下での書き込み時における動作を、図５を参照しながら説明する。なお、ワード線ＷＬ「０」に接続されたメモリセル１００を選択することとしている。

ワード線ＷＬ０が活性化する前にプリチャージ信号ＮＰＣがＨＩＧＨ(以降Ｈ)になりプリチャージが解除され、データ入力信号ＤＩにＬＯＷ (以降Ｌ)が入力され書き込み用カラムセレクト信号ＣＷがＨになる。よって論理積ＮＤＣＷが活性化され、書き込み回路１０１のトランジスタＭＮ５が活性化される。続いてカラム信号であるワード線ＷＬ０がＨになる（活性化される）と、ワード線ＷＬ０により活性化されたメモリセルの電位、すなわちビット線ＢＩＴの電位がＶＤＤから負電位に引き落とされる。

このとき、ビット線ＢＩＴ，ＮＢＩＴに接続されている書き込みに必要な回路はトランジスタＭＮ５，ＭＮ６の１段のみで構成されてあり、ソースが負電位とされることから低電圧でも高速にビット線ＢＩＴの電位をＶＳＳよりも低い電位に向かって引き下げることができる。よって、メモリセルの内部データＤＡＴＡ、ＮＤＡＴＡが高速に書き換わることとなる。

またワード線ＷＬ０がＨになると、同時もしくは以前に非選択ワード線のソース電位ＶＳＳＢ１、ＶＳＳＢ２、・・・ＶＳＳＢｎ−１の電位がＶＳＳよりも低い電位に設定され、書き込み時に負電位とされるビット線ＢＩＴ，ＮＢＩＴに接続された非選択ワードのメモリセル１００の転送用トランジスタＭＮ３，ＭＮ４（および駆動用トランジスタＭＮ１，ＭＮ２）にバックバイアスが印加される。よって、非選択ワード線に接続されたメモリセル１００の転送用トランジスタＭＮ３，ＭＮ４が非導通状態となり、ビット線ＢＩＴ，ＮＢＩＴの電位が負電圧になっても非選択ワード線に接続されたメモリセル１００のデータは保持される。

以上のように本実施の形態２によれば、セレクタ回路を介することなく、書き込み回路（バッファ）１０１を直接ビット線ＢＩＴ、ＮＢＩＴに接続することにより、書き込みに必要な回路が１段のトランジスタＭＮ５，ＭＮ６の回路のみとなり、かつ書き込み回路１０１のＮＭＯＳトランジスタＭＮ５，ＭＮ６のソースを負電源回路４０１に接続し、書き
込み時にビット線ＢＩＴ，ＮＢＩＴの電位を負電位にすることにより、通常電圧においてワード線ＷＬの活性化期間を長くすることなく、低電圧でも、動作周波数が低下することなく、より高速に書き込むことができる。また動作電圧に応じた外部コマンドも不要にできる。

なお、書き込み回路１０１を構成するＮＭＯＳトランジスタＭＮ５，ＭＮ６にフォワードバイアスを印加することにより、さらに高速にビット線ＢＩＴの電位をＶＳＳに引き下げメモリセルの内部データＤＡＴＡ、ＮＤＡＴＡを高速に書き換えることが可能となり、高速に書き込むことが可能となる。

またデータ入力信号ＤＩがＨの場合も同様であることは言うまでもない。

本発明にかかる半導体記憶装置は、書き込み用カラムセレクタを介さず、書き込み回路（バッファ）を直接ビット線に接続することを特徴とし、高速かつ低電圧動作の半導体記憶装置として有用である。

本発明の実施の形態１における半導体記憶装置の回路図である。 同半導体記憶装置の書き込み動作を示す特性図である。 本発明の実施の形態２における半導体記憶装置の回路図である。 同半導体記憶装置のメモリセルの回路図である。 同半導体記憶装置の書き込み動作を示す特性図である。 従来の半導体記憶装置における回路図である。 同半導体記憶装置のメモリセルの回路図である。 同半導体記憶装置の書き込み動作を示す特性図である。

符号の説明

１００ メモリセル
１０１ 書き込み回路
１０２ カラムセレクトおよびデータ入力回路
１０３ プリチャージ回路
１０４ 読み出し用カラムセレクタ
１０５ 読み出し回路
４０１ 負電源回路

Claims (5)

1. 格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される一対のビット線を備えた半導体記憶装置であって、
   二つのＮ型トランジスタから構成されており、それぞれのソースが接地電位に接続され、一方のＮ型トランジスタのドレインが一方のビット線に接続され、他方のＮ型トランジスタのドレインが他方のビット線に接続されている書き込み回路と、
   書き込みデータの反転データと書き込み用カラムセレクト信号の論理積を生成し、この論理積を前記一方のＮ型トランジスタのゲートに入力し、前記書き込みデータと前記書き込み用カラムセレクト信号の論理積を生成し、この論理積を前記他方のＮ型トランジスタのゲートに入力するカラムセレクトおよびデータ入力回路
   を備えることを特徴とする半導体記憶装置。
2. 前記書き込み回路の二つのＮ型トランジスタのソースをそれぞれ、負電位に接続すること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルは、二つのＰＭＯＳの負荷用トランジスタと、二つのＮＭＯＳの駆動用トランジスタと、二つのＮＭＯＳの転送用トランジスタによりＳＲＡＭのメモリセルを構成しており、
   書き込み時に、非選択ワード線に接続されたメモリセルの二つのＮＭＯＳの転送用トランジスタにバックバイアスを印加すること
   を特徴とする請求項２に記載の半導体記憶装置。
4. 前記カラムセレクトおよびデータ入力回路は、前記書き込み用カラムセレクト信号の入力に応じて、前記書き込み回路のＮ型トランジスタを活性化すること
   を特徴とする請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記書き込み回路の二つのＮ型トランジスタに、フォワードバイアスを印加すること
   を特徴とする請求項１〜請求項４のいずれか１項に記載の半導体記憶装置。

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