JP2531829B2 - スタティック型メモリ - Google Patents

スタティック型メモリ

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティック型半導体メモリに係り、特に
非同期仕様のMOS型（絶縁ゲート型）スタティック型ラ
ンダムアクセスメモリ（以下SRAMと記す）に使用され
る。
（従来の技術） 従来のSRAMの回路構成の概念図を第５図に示す。ここ
では、スタティック型メモリ１〜４が二次元の格子状
（ｎ行×ｍ列）に配列されたメモリセルアレイのうち、
２行×２列分を代表に取り出して示している。即ちBL1,
▲▼およびBL2,▲▼は相補的な一対のビッ
ト線、WL1,WL2は各行のワード線、X0，X1，…Xnはロー
アドレス入力信号、Y0，Y1，…Ymは列アドレス入力信
号、WE*は内部書き込み選択信号、CD1,CD2は各カラムの
選択信号、Dinは入力データ信号、Doutは出力データ信
号、SS,▲▼は共通ビット線信号対、５はローアド
レスデコーダ、６はカラムアドレスデコーダ、７はセン
スアンプ、８は書き込み等の制御回路、９は入力データ
バッファ、10は電源を表わしている。
書き込み動作を第６図のタイミング図を用いながら以
下に説明する。書き込みするアドレス信号Addの変化
（Ａ）により、ローアドレスデコーダ５、カラムアドレ
スデコーダ６が動作し、アドレスに該当するセル（ここ
ではセル１）に接続されたワード線（WL1）とカラム選
択線（CD1）が選択される。これにより、メモリセルの
アクセストランジスタQ5,Q6がオン（ON）し、メモリセ
ルを構成するフリップフロップの相補データがビット線
対BL1,▲▼に小振幅信号として出力される。ここ
ではメモリセルとして、交差結合したドライバトランジ
スタQ7,Q8と抵抗R1,R2によってフリップフロップを構成
した高抵抗負荷型４トランジスタのスタティック型メモ
リセルの例を示した。更に、カラム選択トランジスタ
（Q3,Q4）が、カラムCD1が選択されることでオンし、メ
モリセル１のデータは共通ビット線SS,▲▼に接続
される。読み出し時は、従ってセル１のデータがセンス
アンプ７に入力され、出力データ端子Doutに出力される
ことになる。ビット線データ対は読み出し時は、プルア
ップトランジスタQ1,Q2によって小振幅に絞られてい
る。
書き込みは、書き込み信号▲▼を低レベル
（“0"）にすることによって開始される。制御回路８を
通って書き込み信号は論理処理された後、内部書き込み
信号WE＊が選択される。これにより、Dinが入力ピンか
ら入力され、データバッファ９で波形整形された相補型
入力データ対は、書き込みトランジスタQ9,Q10がWE*信
号によりオンするので、SS線対に接続されることにな
る。従って入力データがDin“0"の時はビット線BL1がOV
に、入力データDinが“1"の時にはビット線▲▼
がOVに、入力データバッファ９によって引き落されて、
セル１のフリップフロップに書き込みが行なわれる。
書き込みの終了は、書き込み信号▲▼を高レベル
（“1"）にすることにより、内部書き込み信号WE*が非
選択になって、入力データバッファ９と共通ビート線対
SS,▲▼が切り離され、共通ビット線、ビット線の
レベルが読み出し時と同じ小振幅に復帰することで読み
出し状態に戻る。
（発明が解決しようとする課題） ここで問題になるのが、書き込みの終了と次のアドレ
スの読み出しとの間に取らなければならない時間余裕、
すなわちライトリカバリー時間（TWR）という仕様であ
る。ライトリカバリー時間TWR＝０すなわち、前アドレ
スへの書き込み終了して▲▼信号を高レベルに戻す
と同時に、アドレス信号を変化させても正常に次アドレ
スが読み出せることが望ましい。
ところがライトリカバリー時間TWR＝０という仕様を
保証するためには、実際にはTWR＜０にしていっても、
ある程度正常動作を行なうことが必要である。しかしT
WR＜０すなわち書き込み信号力▲▼の高レベルの復
帰よりも早くアドレス信号を変化させた場合には、次サ
イクルのアドレスに対応するメモリセルにデータを誤書
き込みしてしまう場合が生じる。この様子をやはり第６
図を参考にして説明する。
第６図の書き込み終了はTWR＜０の場合である。ここ
では書き込みアドレスはセル１、書き込み後の次アドレ
スがセル４の場合を示す。アドレス信号Addが変化する
と（Ｂ）、ローアドレスデコーダ５とカラムアドレスデ
コーダ６が動作してワード線WL1からWL2、カラム線CD1
からCD2が選択される信号線が変化する。これにより、
セル４が選択される。この時、▲▼信号の高レベル
の復帰によるWE*の非選択化とそれに続くビット線レベ
ルの読み出し状態への復帰が、アドレスデコーダの変化
によるセル４の選択より遅い場合、セル４のビット線BL
2,▲▼のいずれかがOV付近に引きおとされてしま
い、これがセル４の記憶データの逆データだった場合、
セル４へのデータ書き込みが行なわれて、セルのデータ
破壊が起こってしまう。
従って次アドレスの正常読み出しが行なわれるのは、
アドレスの変化からワード線、カラム選択線が選ばれる
まで、即ち、アドレスデコード時間TADDRが、書き込み
信号が高レベルに戻ってからビット線が読み出しレベル
に復帰するまでの時間すなわちTBLRよりも遅い場合に限
られる。すなわち TWR≧TBLR−TADDR が成り立つ。
高速SRAMなどにおいては、TADDRが速いほどアクセス
タイムが速くなるため、アドレスデコーダはTADDRを最
小にするように設計される。近年のデバイスではアトレ
スデコーダは、読み出し、書き込み時も同一構成である
ため、数ns程度に短縮され、またMOSが微細化されてい
くにつれ、ますます高速化される傾向にある。従ってT
WRの実力値を０以下にするには困難になってきている。
この状況を回避するためにアドレス遷移検出回路を用い
て、書き込み中にアドレスが変化した場合には、書き込
み動作を一定期間禁止するという方式が考えられるが、
これはアドレス遷移検出方式を用いた外部非同期内部同
期型のSRAMだけにしか使えず、BICMOS SRAMなど、完全
内部非同期型のSRAMには適用できない。
本発明は上記問題点を解決すべくなされたもので、そ
の目的は、ライトリカバリー時間TWR≦０に対する動作
マージンを持たせてTWR＝０という仕様を保証すること
ができ、また書き込み信号入力の高レベルへの復帰後の
動作の高速化を実現し得るスタティック型メモリを提供
することにある。
［発明の構成］ （課題を解決するための手段と作用） この発明のスタティック型メモリは、ワード線により
選択制御され、記憶した２値データをビット線対に出力
するスタティック型メモリセルが格子状に配列されたメ
モリセルアレイと、ローアドレス入力信号及びカラムア
ドレス入力信号を部分デコードする第１のアドレスデコ
ード回路と、内部書き込み信号に応答して動作し、上記
第１のアドレスデコード回路の出力信号を遅延して、書
き込み時のワード線、ビット線対の選択時間を読み出し
時の選択時間よりも遅くすることによりライトリカバリ
ー時間に対する動作マージンを持たせるための遅延手段
と、読み出し時に上記第１のデコード回路の出力信号、
書き込み時に上記遅延手段の出力信号を受け、該セルア
レイの入力アドレスに該当するメモリセルに接続したワ
ード線とビット線対を選択する第２のアドレスデコード
回路とを具備することを特徴とする。
上記構成により、書き込み終了動作時に次アドレスに
該当するセルの選択が遅くなり、ライトリカバリー時間
TWR≦０に対する動作マージンを大きくできる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。第１図はこの一実施例によるSRAMの回路構成の概
念図を示している。ここでも第５図の従来例と同じくス
タティック型メモリセル１〜４が２次元の格子状（ｎ行
×ｍ列）に配列されたメモリセルアレイのうち、２行×
２列を代表的に取り出している。部分名、信号名等は第
５図と原則的に同じなので同一符号を付しておく。読み
出し時の動作も、ローアドレスデコーダ５、カラムアド
レスデコーダ６により、アドレス信号に対応するワード
線（ここではWL2）、ビット線対（ここではBL2,▲
▼）が選ばれ、該当するメモリセル（ここではセル
２）のデータが共通ビット線に転送され、センスアンプ
を経て増幅され、出力データDoutに出力されることは従
来例と同じである。
書き込み動作は、書き込み信号▲▼を低レベル
（“0"）にすると、内部書き込み信号WE*が選択され、
これにより、Dinピンから入力された入力データは入力
データバッファ９で波形整形され、書き込みトランジス
タQ9,Q10がWE*信号でオンすることにより、SS線対を経
由してビット線に転送され、BLか▲▼が、“0"レベ
ルに引き落されてメモリセルに書き込まれることは、従
来例の第５図と同様である。
異なる点は、アドレスデコーダ方式である。ローアド
レスデコーダ５、カラムアドレスデコーダ６ともに、内
部に書き込み時の遅延ブロック31,32を含んでいる。書
き込み時は、この書き込み時遅延ブロック31,32が選択
され、アドレスデコーダ信号の選択側信号はこの遅延ブ
ロックをそれぞれ経由してデコーダ52，62に伝達される
ように、デコーダ（制御回路）51，61で制御される。非
選択信号は、この遅延ブロック31,32を経由してもしな
くてもよい。
読み出し時の選択経路は、ローアドレスデコーダ51→
ローアドレスデコーダ52を通り、これはアクセスタイム
を高速にするために遅延時間が最小化されている。ロー
アドレスデコーダ51とローアドレスデコーダ52は遅延ブ
ロック31が挿入されている部分の前後で便宜的に２つの
部分に分けてあるが、通常の読み出し用のアドレスデコ
ーダとは変わらない。
この遅延ブロック31,32によって、アドレスデコーダ
は、書き込み時のアドレス選択時間が、読み出し時より
遅くなる。
これによる、書き込み動作のタイミングを第２図のタ
イミング図を参照にして述べる。書き込み開始時間の動
作は従来例の第６図と同様なので省略し、書き込み終了
時、すなわちライトリカバリー時TWRの動作を示す。こ
こでも第６図と同じく、TWR＜０の場合である。
アドレス信号Addが書き込み中に変化すると（第２図
（Ｂ）点）、アドレスデコーダ5,6が動作を開始して、
書き込み中のセル（ここではセル１）から、次アドレス
に対応するセル（ここではセル４）へ選択セルの変更を
行なうとする。ここで、アドレスデコーダの非選択信号
は読み出し時と同じスピードで動作し、セル１を選ぶWL
1,CD1は非選択すなわち低レベルに落ちる（図中（Ｃ）
点）。しかしながら、アドレスデコーダの選択信号は第
１図に示した書き込み時の遅延ブロック31,32を経由す
るため、読み出し時よりも遅くなる。従って次アドレス
に対応するWL2,CD2は選択されないので、セル４への誤
書き込みは起こらない。その間に書き込み信号▲▼
が高レベルに復帰すると、アドレスデコーダは遅延ブロ
ックを経由せず、読み出し時と同様に高速になり、WL2,
CD2が選択され（図中（Ｄ）点）、読み出しが行われ
る。従って書き込み信号が高レベルに戻ってからの読み
出し時間（アクセスタイム）が遅くなることはない。
従って、本発明によるSRAMでは、書き込み時のアドレ
ス選択時間VADOR（WRITE）が読み出し時のアドレス選択
時間VADDR（READ）より、遅延ブロック31,32の遅延時間
Tdelayだけ長くなるため、ライトリカバリー時間TWRが TWR≧TBLR−TADDR（WRITE） ≧TBLR−TADDR（READ）−Tdelay となり、このTdelayの分だけ長くTWRマージンをとるこ
とができる。しかも、それが読み出し時のアクセスタイ
ムを悪化させることがない。
この遅延ブロックを含んだローアドレスデコーダを具
体的に実現する回路の一実施例を第３図に示す。この例
は、アドレスバッファ41→プリデコーダ42→ローデコー
ダ＆ワード線ドライバ43という一般的なアドレスデコー
ダ回路のプリデコーダ部に遅延ブロック31を含む例であ
る。カラム系についても同様に考えることができる。各
プリデコーダに遅延ブロック31が挿入され、NANDゲート
44は書き込み信号で制御される経路Ｂと書き込み／読み
出し時は関係ない経路Ａとの論理積で選択信号が生成さ
れる。ここで、書き込み時は、Ｂの経路が遅延部45を通
って選択される必要があり、選択時間が遅くなる。
これに対し、読み出し時は、ORゲート46に入力された
書き込み信号 （WE*の反転信号）により、経路Ｂに常時“1"の信号が
入力されるため、選択時間は経路Ａだけで決まることに
なる。
このような回路は、プリデコーダ部42だけではなく、
後のローデコーダ部に挿入することも可能である。
第４図に、本発明によるアドレスデコーダを実現する
他の回路例を示す。これもプリデコーダ42′に遅延ブロ
ックを含ませる例である。ただし、この例では、第３図
と異なり、１つの論理ゲート５内に遅延ブロックを含
む。すなわち通常のNANDゲートにNMOSトランジスタT1，
T2の並列回路を挿入し、トランジスタT1はノーマリオ
ン、T2は信号 により制御する。T1を駆動力の小さいトランジスタにす
ることにより、書き込み時はトランジスタT2が遮断され
ているので、選択時間が遅くなる。従って、トランジス
タT1は、遅延回路として働く。
［発明の効果］ このように本発明によるスタティック型メモリを用い
ることにより、従来はアドレスデコーダの選択時間が読
み出し時と書き込み時とも同じであるためライトリカバ
リー時間のマージンがTWR＜０で充分に取れなかった
が、書き込み時間のアドレスデコード時間を遅くするこ
とにより、アクセスタイムを悪化させることなく、ライ
トリカバリー時間TWR＜０側のマージンを充分にとるこ
とができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の構成図、第２図は同構成の
作用を示すタイムチャート、第３図、第４図はそれぞれ
同構成の要部詳細図、第５図は従来のスタティック型メ
モリの構成図、第６図は同構成の作用を示すタイムチャ
ートである。 １〜４…メモリセル、５…ローアドレスデコーダ、６…
カラムアドレスデコーダ、７…センスアンプ、８…制御
回路、９…入力データバッファ、31,32…書き込み時遅
延ブロック、42…プリデコーダ（部分デコード回路、4
5,T1…遅延要素。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ワード線により選択制御され、記憶した２
    値データをビット線対に出力するスタティック型メモリ
    セルが格子状に配列されたメモリセルアレイと、ローア
    ドレス入力信号及びカラムアドレス入力信号を部分デコ
    ードする第１のアドレスデコード回路と、内部書き込み
    信号に応答して動作し、上記第１のアドレスデコード回
    路の出力信号を遅延して、書き込み時のワード線、ビッ
    ト線対の選択時間を読み出し時の選択時間よりも遅くす
    ることによりライトリカバリー時間に対する動作マージ
    ンを持たせるための遅延手段と、読み出し時に上記第１
    のデコード回路の出力信号、書き込み時に上記遅延手段
    の出力信号を受け、該セルアレイの入力アドレスに該当
    するメモリセルに接続したワード線とビット線対を選択
    する第２のアドレスデコード回路とを具備することを特
    徴とするスタティック型メモリ。
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US07/693,608 US5357479A (en) 1990-05-01 1991-04-30 Static random access memory capable of preventing erroneous writing

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129880B2 (ja) * 1993-06-18 2001-01-31 株式会社東芝 半導体記憶装置
JP2739809B2 (ja) * 1993-07-30 1998-04-15 日本電気株式会社 半導体集積回路
US5530677A (en) * 1994-08-31 1996-06-25 International Business Machines Corporation Semiconductor memory system having a write control circuit responsive to a system clock and/or a test clock for enabling and disabling a read/write latch
US5493241A (en) * 1994-11-16 1996-02-20 Cypress Semiconductor, Inc. Memory having a decoder with improved address hold time
TW358907B (en) * 1994-11-22 1999-05-21 Monolithic System Tech Inc A computer system and a method of using a DRAM array as a next level cache memory
KR0164797B1 (ko) * 1995-03-31 1999-02-01 김광호 라이트 리커버리 제어회로 및 그 제어방법
JP3380828B2 (ja) * 1995-04-18 2003-02-24 松下電器産業株式会社 半導体メモリ装置
US6128700A (en) 1995-05-17 2000-10-03 Monolithic System Technology, Inc. System utilizing a DRAM array as a next level cache memory and method for operating same
KR100209364B1 (ko) * 1995-10-27 1999-07-15 김영환 메모리장치
KR0157289B1 (ko) * 1995-11-13 1998-12-01 김광호 컬럼 선택 신호 제어회로
US5864509A (en) * 1997-02-21 1999-01-26 Cypress Semiconductor Corp. Method and apparatus for reducing continuous write cycle current in memory device
KR100271806B1 (ko) * 1998-07-18 2000-11-15 김영환 반도체 메모리의 라이트 리커버리 시간 제어회로 및 제어방법
DE10053425C2 (de) * 2000-10-27 2003-02-13 Infineon Technologies Ag Integrierter Speicher mit Zeilenzugriffsteuerung zur Aktivierung und Deaktivierung von Zeilenleitungen
US6597623B2 (en) * 2001-06-28 2003-07-22 Intel Corporation Low power architecture for register files
KR100562504B1 (ko) * 2003-08-29 2006-03-21 삼성전자주식회사 신호의 위상차를 줄이는 반도체 메모리 장치
KR100631929B1 (ko) * 2005-02-15 2006-10-04 삼성전자주식회사 신호 딜레이 조절부를 갖는 반도체 메모리 장치
US7821866B1 (en) 2007-11-14 2010-10-26 Cypress Semiconductor Corporation Low impedance column multiplexer circuit and method
US8375172B2 (en) 2010-04-16 2013-02-12 International Business Machines Corporation Preventing fast read before write in static random access memory arrays

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60690A (ja) * 1983-06-15 1985-01-05 Hitachi Ltd 書込み信号発生回路
JPS60182595A (ja) * 1984-03-01 1985-09-18 Toshiba Corp ランダムアクセスメモリ
DE3543911A1 (de) * 1984-12-14 1986-06-26 Mitsubishi Denki K.K., Tokio/Tokyo Digitale verzoegerungseinheit
US4768168A (en) * 1985-03-18 1988-08-30 Nec Corporation Memory circuit having an improved writing scheme
US4689771A (en) * 1986-03-03 1987-08-25 Motorola, Inc. Memory with improved write mode to read mode transition
JPS6342090A (ja) * 1986-08-07 1988-02-23 Fujitsu Ltd ユニバーサルジョイント
JPH01105388A (ja) * 1987-10-19 1989-04-21 Hitachi Ltd ワードライン制御回路
JP2559779B2 (ja) * 1987-12-28 1996-12-04 富士通株式会社 スタティックｒａｍ装置
JP2575449B2 (ja) * 1988-02-18 1997-01-22 株式会社東芝 半導体メモリ装置
US4985865A (en) * 1988-12-21 1991-01-15 Texas Instruments Incorporated Asymmetrical delay for controlling word line selection
JPH07118196B2 (ja) * 1988-12-28 1995-12-18 株式会社東芝 スタティック型半導体メモリ
KR930006622B1 (ko) * 1990-09-04 1993-07-21 삼성전자 주식회사 반도체 메모리장치

Also Published As

Publication number Publication date
KR950006426B1 (ko) 1995-06-15
US5357479A (en) 1994-10-18
KR910020733A (ko) 1991-12-20
JPH0413294A (ja) 1992-01-17

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