JP2575449B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2575449B2 JP2575449B2 JP63035614A JP3561488A JP2575449B2 JP 2575449 B2 JP2575449 B2 JP 2575449B2 JP 63035614 A JP63035614 A JP 63035614A JP 3561488 A JP3561488 A JP 3561488A JP 2575449 B2 JP2575449 B2 JP 2575449B2
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はアドレストランジションディテクタ（ADT;ア
ドレス信号変化検知回路）を内蔵した半導体メモリ装置
に関するもので、特に電流ノイズによる誤動作を低減す
る半導体メモリ装置に関するものである。
ドレス信号変化検知回路）を内蔵した半導体メモリ装置
に関するもので、特に電流ノイズによる誤動作を低減す
る半導体メモリ装置に関するものである。
（従来の技術） 従来の多くの半導体メモリにおいて、アドレス入力の
変化を検知して、チップ内部でクロックパルスを発生
し、そのクロックパルスをビット線、センス線のイコラ
イズ等に用いて、読み出し動作を高速化している。
変化を検知して、チップ内部でクロックパルスを発生
し、そのクロックパルスをビット線、センス線のイコラ
イズ等に用いて、読み出し動作を高速化している。
例えば、ISSCC1987 Digest of Technical Paper P.26
4 “A 25ns 1Mb CMOS SRAM" T.Ohtani et,al.,。
4 “A 25ns 1Mb CMOS SRAM" T.Ohtani et,al.,。
しかしながら、高速動作を目指すメモリにおいて、特
にデータビット数の多いすなわち８ビット構成のメモリ
においてはデータ出力バッファ駆動時の大きなピーク電
流により電源ノイズが発生し、内部動作の不具合が生じ
る。その不具合現象の代表的なものとして、電源ノイズ
に起因する入力信号レベルの誤検知がある。
にデータビット数の多いすなわち８ビット構成のメモリ
においてはデータ出力バッファ駆動時の大きなピーク電
流により電源ノイズが発生し、内部動作の不具合が生じ
る。その不具合現象の代表的なものとして、電源ノイズ
に起因する入力信号レベルの誤検知がある。
第７図は、半導体メモリチップ内部の電源ノイズに関
する模式図である。
する模式図である。
すなわち、出力データVOUTが出力バッファ１から出力
されることにより、まず出力バッファ１部分の電源線V
DDOおよび接地線VSSOが出力バッファ１での大きな駆動
電流によって変動する。チップ内部では、通常、電源線
VDDおよび接地VSSは低抵抗の金属配線で配線されている
が等価回路的には、分布寄生インダクタンスＬおよび分
布寄生抵抗Ｒが第７図の様に存在している。
されることにより、まず出力バッファ１部分の電源線V
DDOおよび接地線VSSOが出力バッファ１での大きな駆動
電流によって変動する。チップ内部では、通常、電源線
VDDおよび接地VSSは低抵抗の金属配線で配線されている
が等価回路的には、分布寄生インダクタンスＬおよび分
布寄生抵抗Ｒが第７図の様に存在している。
第８図にデータＯを出力した際の接地線VSSIに誘起さ
れたノイズによるアドレス入力信号VINの誤検知モード
を示す。第８図に示されている様に、出力バッファ１で
の接地線VSSOに誘起されたノイズが寄生インダクタンス
Ｌおよび寄生抵抗Ｒを介して、アドレス入力バッファ２
部での接地線VSSIにも変動を与える。これにより入力バ
ッファ回路が感じる実効的な入力電圧VIN−VSSIは一時
的に大きく下がり、第８図に示す様に、回路がハイレベ
ルと感じる入力レベルVINを下回り、入力バッファ２が
一時的にロウレベル信号を入力した状態が生じてそれを
内部回路に伝達する。さらに、誤まったアドレス入力信
号が内部デコード回路までも変化させることによって、
誤まったアドレス位置のメモリセル記憶データ（第８図
では“1"データ）を出力することもあり得る。さらにこ
の程度が激しいものでは、上記の誤まって入力したアド
レスのデータ出力によって生じた接地線ノイズにより、
以上の現象がくり返され、チップが発振状態に陥いる場
合も生じ得る。VDDIは入力バッファ２部分の電源線であ
る。
れたノイズによるアドレス入力信号VINの誤検知モード
を示す。第８図に示されている様に、出力バッファ１で
の接地線VSSOに誘起されたノイズが寄生インダクタンス
Ｌおよび寄生抵抗Ｒを介して、アドレス入力バッファ２
部での接地線VSSIにも変動を与える。これにより入力バ
ッファ回路が感じる実効的な入力電圧VIN−VSSIは一時
的に大きく下がり、第８図に示す様に、回路がハイレベ
ルと感じる入力レベルVINを下回り、入力バッファ２が
一時的にロウレベル信号を入力した状態が生じてそれを
内部回路に伝達する。さらに、誤まったアドレス入力信
号が内部デコード回路までも変化させることによって、
誤まったアドレス位置のメモリセル記憶データ（第８図
では“1"データ）を出力することもあり得る。さらにこ
の程度が激しいものでは、上記の誤まって入力したアド
レスのデータ出力によって生じた接地線ノイズにより、
以上の現象がくり返され、チップが発振状態に陥いる場
合も生じ得る。VDDIは入力バッファ２部分の電源線であ
る。
通常上記に示した様な誤動作モードは、特に信号入力
ピンの中でも、信号入力段から内部への信号伝搬時間の
短い信号ピン程、よりノイズに対して敏感である。すな
わち、第一次近似的に上述した様な、入力信号レベルの
誤検知が入力バッファから例えばアドレスピンならば、
プリデコーダ、メインデコーダ等を通ってメモリセル選
択まで到達しやすさは、信号伝搬が速いピン程起こりや
すい。
ピンの中でも、信号入力段から内部への信号伝搬時間の
短い信号ピン程、よりノイズに対して敏感である。すな
わち、第一次近似的に上述した様な、入力信号レベルの
誤検知が入力バッファから例えばアドレスピンならば、
プリデコーダ、メインデコーダ等を通ってメモリセル選
択まで到達しやすさは、信号伝搬が速いピン程起こりや
すい。
また近年前述した従来例に示される様に、読み出し速
度の高速化等の目的でアドレストランジションディテク
タを内蔵したメモリが数多く開発されている。この様な
メモリではアドレス入力信号の変化を検知してクロック
を発生し、そのクロックによってアドレス選択が行なわ
れる前にビット線対や、センスアンプ出力であるセンス
アンプ線対をイコライズし、前サイクルデータの影響を
短時間で消滅させることによって、その後に続く読み出
し動作の高速化を引き出すものである。以上の動作を説
明するための従来の回路ブロック図を第９図に、その回
路ブロックの動作信号波形の例を第10図に示す。第10図
では、出力バッファ電流による電源またはVSS線のノイ
ズが小さく正常な動作が行なわれている場合を示した。
第10図の例では、アドレスｉがローアドレス、アドレス
ｊがカラムアドレスとして入力され、入力バッファ3,
4、プリデコーダ5,6、ローメインデコーダ７及びカラム
メインデコーダ８を通った後それぞれワード線WLおよび
カラムデコード信号CDとしてメモリセルＭのセルトラン
スファゲートおよびビット線BL,BLのトランスファゲー
トの選択／非選択動作を行なう。従来のメモリでは概し
て、相対的にローよりもカラム選択動作の方が早く、第
10図においても選択信号のCDの変化の方がWLの変化より
も早くなっている場合について示してある。第11図で
は、第９図の回路でデータ出力バッファ９の高速化のた
め、出力バッファサイズを大きくして出力バッファ電流
によりVSS線の大きなノイズを発生し、入力信号レベル
の誤検知を引き起こしている場合の信号波形を示す。
度の高速化等の目的でアドレストランジションディテク
タを内蔵したメモリが数多く開発されている。この様な
メモリではアドレス入力信号の変化を検知してクロック
を発生し、そのクロックによってアドレス選択が行なわ
れる前にビット線対や、センスアンプ出力であるセンス
アンプ線対をイコライズし、前サイクルデータの影響を
短時間で消滅させることによって、その後に続く読み出
し動作の高速化を引き出すものである。以上の動作を説
明するための従来の回路ブロック図を第９図に、その回
路ブロックの動作信号波形の例を第10図に示す。第10図
では、出力バッファ電流による電源またはVSS線のノイ
ズが小さく正常な動作が行なわれている場合を示した。
第10図の例では、アドレスｉがローアドレス、アドレス
ｊがカラムアドレスとして入力され、入力バッファ3,
4、プリデコーダ5,6、ローメインデコーダ７及びカラム
メインデコーダ８を通った後それぞれワード線WLおよび
カラムデコード信号CDとしてメモリセルＭのセルトラン
スファゲートおよびビット線BL,BLのトランスファゲー
トの選択／非選択動作を行なう。従来のメモリでは概し
て、相対的にローよりもカラム選択動作の方が早く、第
10図においても選択信号のCDの変化の方がWLの変化より
も早くなっている場合について示してある。第11図で
は、第９図の回路でデータ出力バッファ９の高速化のた
め、出力バッファサイズを大きくして出力バッファ電流
によりVSS線の大きなノイズを発生し、入力信号レベル
の誤検知を引き起こしている場合の信号波形を示す。
第11図では、前サイクルの読み出し動作等でVSS線に
ノイズが乗り、それがカラムアドレスｊの入力バッファ
４で入力信号レベルの誤検知を引き起こし、プリデコー
ダ出力AJおよびカラムデコーダ信号CDを駆動して一時的
に、出力バッファ９が高レベルデータを出力し、その後
正しい１データ出力を行なっている。そしてこの様な一
時的な１出力の後の正常な１出力動作により再び出力バ
ッファ電流によるVSS線ノイズが発生することになる。
ノイズが乗り、それがカラムアドレスｊの入力バッファ
４で入力信号レベルの誤検知を引き起こし、プリデコー
ダ出力AJおよびカラムデコーダ信号CDを駆動して一時的
に、出力バッファ９が高レベルデータを出力し、その後
正しい１データ出力を行なっている。そしてこの様な一
時的な１出力の後の正常な１出力動作により再び出力バ
ッファ電流によるVSS線ノイズが発生することになる。
第11図の例では前述した様に信号伝搬の速い入力信号
ピン（ここではアドレスｊ）における入力信号レベルの
後検知の場合を示している。すなわち、アドレストラン
ジションディテクタ（ATD）10,11を内蔵して、アドレス
変化後、ビット線BL,BL、センス線等のイコライズ動作
を行なっているメモリでは、このイコライズパルスφEQ
のパルス幅の時間帯に発生されたVSSノイズによる信号
パルスはイコライズ動作に吸収される、すなわちその時
間内では誤まったアドレス選択信号によって読まれたデ
ータ線の信号はイコライズ動作を行なっていることから
出力バッファ９まで出力されずに済むという一種のフィ
ルタ効果をもつ。すなわち、信号伝搬の遅い信号ピン
程、ノイズの影響を受けにくいという傾向があるといえ
る。
ピン（ここではアドレスｊ）における入力信号レベルの
後検知の場合を示している。すなわち、アドレストラン
ジションディテクタ（ATD）10,11を内蔵して、アドレス
変化後、ビット線BL,BL、センス線等のイコライズ動作
を行なっているメモリでは、このイコライズパルスφEQ
のパルス幅の時間帯に発生されたVSSノイズによる信号
パルスはイコライズ動作に吸収される、すなわちその時
間内では誤まったアドレス選択信号によって読まれたデ
ータ線の信号はイコライズ動作を行なっていることから
出力バッファ９まで出力されずに済むという一種のフィ
ルタ効果をもつ。すなわち、信号伝搬の遅い信号ピン
程、ノイズの影響を受けにくいという傾向があるといえ
る。
尚、第９図中、12はクロックパルスを発生するクロッ
ク発生器、13〜16はビット線の負荷、17及び18はビット
線のイコライザ、19は増幅器、20はデータ出力回路であ
る。
ク発生器、13〜16はビット線の負荷、17及び18はビット
線のイコライザ、19は増幅器、20はデータ出力回路であ
る。
（発明が解決しようとする課題） 以上のように従来の半導体メモリ装置ではデータ出力
バッファ駆動時の大きなピーク電流により電源ノイズが
発生し、電源ノイズに起因する入力信号レベルの誤検知
等があった。
バッファ駆動時の大きなピーク電流により電源ノイズが
発生し、電源ノイズに起因する入力信号レベルの誤検知
等があった。
そこで、本発明は上記の点に鑑みてなされたもので、
アドレストランジションディテクタ（ATD）を内蔵した
半導体メモリにおいて、出力バッファ駆動時に発生する
大きなピーク電流に起因する入力信号の誤検知モード
を、読み出しアクセス時間を犠牲にすることなく、低減
し得る半導体メモリ装置を提供することを目的とする。
アドレストランジションディテクタ（ATD）を内蔵した
半導体メモリにおいて、出力バッファ駆動時に発生する
大きなピーク電流に起因する入力信号の誤検知モード
を、読み出しアクセス時間を犠牲にすることなく、低減
し得る半導体メモリ装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために、アドレス トラ
ンジション ディテクタによりアドレス入力信号の変化
を検知してクロック発生器からクロックを発生し、この
クロックによってイコライザを動作してアドレス選択が
行なわれる前にビット線もしくはセンスアンプ線をイコ
ライズし、前サイクルデータの影響を消滅させる半導体
メモリ装置において、ローアドレス系の信号伝搬経路の
中でアドレス入力バッファとアドレス トランジション
ディテクタの接続点をローメインデコーダに接続し、
カラムアドレス系の信号伝搬経路の中でアドレス入力バ
ッファとアドレス トランジション ディテクタの接続
点を、メモリセルの非選択動作に比べて選択動作に対し
てより信号伝搬の遅延を大きくし、且つ遅延時間がロー
アドレスによる読み出しアクセス時間を犠牲にすること
のない遅延時間である回路を介してカラムメインデコー
ダに接続したことを特徴とするもので、この遅延を大き
くした回路を設けることにより、VSSノイズによって発
生した入力信号レベル誤検知による信号ノイズを吸収、
低減し、より内部への信号伝搬をおさえるものである。
ンジション ディテクタによりアドレス入力信号の変化
を検知してクロック発生器からクロックを発生し、この
クロックによってイコライザを動作してアドレス選択が
行なわれる前にビット線もしくはセンスアンプ線をイコ
ライズし、前サイクルデータの影響を消滅させる半導体
メモリ装置において、ローアドレス系の信号伝搬経路の
中でアドレス入力バッファとアドレス トランジション
ディテクタの接続点をローメインデコーダに接続し、
カラムアドレス系の信号伝搬経路の中でアドレス入力バ
ッファとアドレス トランジション ディテクタの接続
点を、メモリセルの非選択動作に比べて選択動作に対し
てより信号伝搬の遅延を大きくし、且つ遅延時間がロー
アドレスによる読み出しアクセス時間を犠牲にすること
のない遅延時間である回路を介してカラムメインデコー
ダに接続したことを特徴とするもので、この遅延を大き
くした回路を設けることにより、VSSノイズによって発
生した入力信号レベル誤検知による信号ノイズを吸収、
低減し、より内部への信号伝搬をおさえるものである。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示す。すなわち、アドレ
スｉがローアドレス、アドレスｊがカラムアドレスとし
て入力され、それぞれ対応したアドレス入力バッファ3,
4、アドレスプリデコーダ5,6、ローメインデコーダ７及
びカラムメインデコーダ８を通った後、それぞれワード
線WLおよびカラムデコード信号CDとしてメモリセルＭの
セントランスファゲートおよびビット線BL,BLのトラン
スファゲートの選択／非選択動作を行なう。
スｉがローアドレス、アドレスｊがカラムアドレスとし
て入力され、それぞれ対応したアドレス入力バッファ3,
4、アドレスプリデコーダ5,6、ローメインデコーダ７及
びカラムメインデコーダ８を通った後、それぞれワード
線WLおよびカラムデコード信号CDとしてメモリセルＭの
セントランスファゲートおよびビット線BL,BLのトラン
スファゲートの選択／非選択動作を行なう。
又、前記アドレス入力バッファ3,4の出力端にはそれ
ぞれ対応したアドレストランジションディテクタ（ATD;
アドレス信号変化検知回路）10,11が設けられ、このADT
10,11によりアドレス入力信号の変化を検知してクロッ
クパルスφEQを発生し、このクロックパルスφEQをビッ
ト線イコライザ17,18（又はセンスアンプ線イコライ
ザ）に加えることによってアドレス選択が行なわれる前
に、ビット線対（又はセンスアンプ19の出力線であるセ
ンスアンプ線対）をイコライズし、前サイクルデータの
影響を短時間で消滅させることによって、その後に続く
読み出し動作の高速化を引き出す。前記各ビット線BL,B
Lにはそれぞれビット線の負荷13〜16が接続され、又、
前記センスアンプ19の出力端にはデータ出力回路20、デ
ータ出力バッファ９が接続されて出力データVOUTが取り
出される。
ぞれ対応したアドレストランジションディテクタ（ATD;
アドレス信号変化検知回路）10,11が設けられ、このADT
10,11によりアドレス入力信号の変化を検知してクロッ
クパルスφEQを発生し、このクロックパルスφEQをビッ
ト線イコライザ17,18（又はセンスアンプ線イコライ
ザ）に加えることによってアドレス選択が行なわれる前
に、ビット線対（又はセンスアンプ19の出力線であるセ
ンスアンプ線対）をイコライズし、前サイクルデータの
影響を短時間で消滅させることによって、その後に続く
読み出し動作の高速化を引き出す。前記各ビット線BL,B
Lにはそれぞれビット線の負荷13〜16が接続され、又、
前記センスアンプ19の出力端にはデータ出力回路20、デ
ータ出力バッファ９が接続されて出力データVOUTが取り
出される。
又、信号伝搬の速いアドレスｊのアドレスプリデコー
ダ６の後段には信号伝搬の非選択動作に比べて選択動作
に対してより遅延を大きくした回路例えばフィルタまた
は遅延回路21が追加接続されている。これらのフィルタ
または遅延回路21は、VSSノイズによって発生した入力
信号レベル誤検知による信号ノイズを吸収、低減し、よ
り内部への信号伝搬をおさえる。
ダ６の後段には信号伝搬の非選択動作に比べて選択動作
に対してより遅延を大きくした回路例えばフィルタまた
は遅延回路21が追加接続されている。これらのフィルタ
または遅延回路21は、VSSノイズによって発生した入力
信号レベル誤検知による信号ノイズを吸収、低減し、よ
り内部への信号伝搬をおさえる。
次にフィルタまたは遅延回路21の具体例について述べ
る。
る。
第３図はフィルタの具体的回路でアドレスプリデコー
ダ６の出力信号は第４図の▲Ａ* JIn▼に示すようにハイ
レベルて選択動作する。この信号▲Ａ* JIn▼はインバー
タI1,I2を通って第４図の▲Ａ* JD▼に示す信号となりナ
ンド回路N1に加えられる。このナンド回路N1には信号▲
Ａ* JIn▼が加えられているため、ナンド回路N1の出力を
インバータI3を通した信号は第４図の▲Ａ* J▼に示すよ
うになる。尚、インバータI1,I2は偶数段なら2,4,6…段
設けることが可能である。
ダ６の出力信号は第４図の▲Ａ* JIn▼に示すようにハイ
レベルて選択動作する。この信号▲Ａ* JIn▼はインバー
タI1,I2を通って第４図の▲Ａ* JD▼に示す信号となりナ
ンド回路N1に加えられる。このナンド回路N1には信号▲
Ａ* JIn▼が加えられているため、ナンド回路N1の出力を
インバータI3を通した信号は第４図の▲Ａ* J▼に示すよ
うになる。尚、インバータI1,I2は偶数段なら2,4,6…段
設けることが可能である。
第５図は遅延回路の具体的回路で、Ｐ型MOSFETQP1,QP
2及びＮ型MOSFETQN1,QN2より構成され、アドレスプリデ
コーダ６の出力信号である第６図の▲Ａ* JIn▼はFETQ
P1,QN1よりなる回路を通って第６図に示す信号 となり、次に、FETQP2,QN2よりなる回路を通って第６図
に示す信号▲Ａ* J▼となる。尚、遅延を増加したい場合
は点線内の回路を継続に複数個接続すればよい。
2及びＮ型MOSFETQN1,QN2より構成され、アドレスプリデ
コーダ６の出力信号である第６図の▲Ａ* JIn▼はFETQ
P1,QN1よりなる回路を通って第６図に示す信号 となり、次に、FETQP2,QN2よりなる回路を通って第６図
に示す信号▲Ａ* J▼となる。尚、遅延を増加したい場合
は点線内の回路を継続に複数個接続すればよい。
即ち、第２図では従来例の第11図と同様に前サイクル
の出力バッファ動作等によるVSSノイズによってアドレ
スｊの入力バッファ４での誤検知は発生し、アドレスバ
ッファ出力の▲Ａ** J▼信号ではノイズが発生してい
る。その後、フィルタまたは遅延回路21を通過すること
より、▲Ａ** J▼でのノイズ成分は大幅に低減、緩和
し、その出力端である▲Ａ* J▼ではほとんどノイズの影
響がなくなっている。
の出力バッファ動作等によるVSSノイズによってアドレ
スｊの入力バッファ４での誤検知は発生し、アドレスバ
ッファ出力の▲Ａ** J▼信号ではノイズが発生してい
る。その後、フィルタまたは遅延回路21を通過すること
より、▲Ａ** J▼でのノイズ成分は大幅に低減、緩和
し、その出力端である▲Ａ* J▼ではほとんどノイズの影
響がなくなっている。
第２図に示す様に、▲Ａ** J▼から▲Ａ* J▼への遅延
は▲Ａ* J▼の変化がATDによって発生されるイコライズ
パルスφEQの時間帯に含まれていれば読み出しアクセス
時間の犠牲は全く伴わないことになる。かつ、本発明の
主目的である出力バッファ電流によって誘起される電源
線ノイズに起因する入力信号レベルの誤検知およびそれ
によって起こる出力バッファの変化という誤動作が起こ
りにくくできることから、出力ノイズを軽減するために
出力バッファサイズ削減による読み出し速度の低下を伴
なわないで済むので高速化に対して大きな改善がなされ
ることになる。
は▲Ａ* J▼の変化がATDによって発生されるイコライズ
パルスφEQの時間帯に含まれていれば読み出しアクセス
時間の犠牲は全く伴わないことになる。かつ、本発明の
主目的である出力バッファ電流によって誘起される電源
線ノイズに起因する入力信号レベルの誤検知およびそれ
によって起こる出力バッファの変化という誤動作が起こ
りにくくできることから、出力ノイズを軽減するために
出力バッファサイズ削減による読み出し速度の低下を伴
なわないで済むので高速化に対して大きな改善がなされ
ることになる。
［発明の効果］ 以上述べたように、本発明によれば、アドレストラン
ジションディテクタを内蔵した半導体メモリにおいて、
出力バッファ駆動時に発生する大きなピーク電流に起因
する入力信号の誤検知モードを、読み出しアクセス時間
を犠牲にすることなく低減することができる。
ジションディテクタを内蔵した半導体メモリにおいて、
出力バッファ駆動時に発生する大きなピーク電流に起因
する入力信号の誤検知モードを、読み出しアクセス時間
を犠牲にすることなく低減することができる。
第１図は本発明の一実施例を示す構成説明図、第２図は
第１図の各部の信号の一例を示す波形図、第３図は本発
明に係るフィルタの一例を示す回路図、第４図は第３図
の各部の信号の一例を示す波形図、第５図は本発明に係
る遅延回路の一例を示す回路図、第６図は第５図の各部
の信号の一例を示す波形図、第７図は従来の半導体チッ
プ内部の電源ノイズを説明するための構成図、第８図は
第７図の入力信号の誤検知モードを示す波形図、第９図
は従来の半導体メモリ装置を示す構成図、第10図は第９
図の正常動作時の信号を示す波形図、第11図は第９図の
誤動作時の信号を示す波形図である。 3,4……アドレス入力バッファ、5,6……アドレスプリデ
コーダ、７……ローメインデコーダ、８……カラムメイ
ンデコーダ、９……データ出力バッファ、10,11……ア
ドレストランジショディテクタ、12……クロック発振
器、17,18……ビット線イコライザ、21……フィルタま
たは遅延回路。
第１図の各部の信号の一例を示す波形図、第３図は本発
明に係るフィルタの一例を示す回路図、第４図は第３図
の各部の信号の一例を示す波形図、第５図は本発明に係
る遅延回路の一例を示す回路図、第６図は第５図の各部
の信号の一例を示す波形図、第７図は従来の半導体チッ
プ内部の電源ノイズを説明するための構成図、第８図は
第７図の入力信号の誤検知モードを示す波形図、第９図
は従来の半導体メモリ装置を示す構成図、第10図は第９
図の正常動作時の信号を示す波形図、第11図は第９図の
誤動作時の信号を示す波形図である。 3,4……アドレス入力バッファ、5,6……アドレスプリデ
コーダ、７……ローメインデコーダ、８……カラムメイ
ンデコーダ、９……データ出力バッファ、10,11……ア
ドレストランジショディテクタ、12……クロック発振
器、17,18……ビット線イコライザ、21……フィルタま
たは遅延回路。
Claims (1)
- 【請求項１】アドレス トランジション ディテクタに
よりアドレス入力信号の変化を検知してクロック発生器
からクロックを発生し、このクロックによってイコライ
ザを動作してアドレス選択が行なわれる前にビット線も
しくはセンスアンプ線をイコライズし、前サイクルデー
タの影響を消滅させる半導体メモリ装置において、 ローアドレス系の信号伝搬経路の中でアドレス入力バッ
ファとアドレス トランジション ディテクタの接続点
をローメインデコーダに接続し、 カラムアドレス系の信号伝搬経路の中でアドレス入力バ
ッファとアドレス トランジション ディテクタの接続
点を、メモリセルの非選択動作に比べて選択動作に対し
てより信号伝搬の遅延を大きくし、且つ遅延時間がロー
アドレスによる読み出しアクセス時間を犠牲にすること
のない遅延時間である回路を介してカラムメインデコー
ダに接続したことを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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