JPS60254485A - スタテイツク型半導体記憶装置 - Google Patents

スタテイツク型半導体記憶装置

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JPS60254485A
JPS60254485A JP59111317A JP11131784A JPS60254485A JP S60254485 A JPS60254485 A JP S60254485A JP 59111317 A JP59111317 A JP 59111317A JP 11131784 A JP11131784 A JP 11131784A JP S60254485 A JPS60254485 A JP S60254485A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に関し、特に非同期式スタティ
ック型半導体記憶装置に関する。
〔従来技術〕
従来の非同期式スタティック型半導体記憶装置(以下ス
タティックメモリと略記する。)に採用されている回路
構成では、消費電力が大き過ぎた。
そのため、消費電力を低減させる手段として、特願昭5
8−181091や実願昭57−7267の明細書中で
示された様な、内部クロックによりワード線やセンスア
ンプをアドレス変化後一定時間だけ活性化させ、ラッチ
回路により読み出しデータをラッチした後は、ワード線
とセンスアンプを非活性化するというパルスワード方式
と呼ばれる回路構成が提案されている。
この一般的な回路構成を第1図に示す。第1図において
、11はアドレス人力A+から互いに相補関係にある信
号A’s 、 A’sをつくるアドレスバッファであり
、12はアドレス遷移を検出して単発信号AEIをつく
る竿発信号発生回路である。20は該アドレス遷移検出
回路12の出力信号Agtから、内部制御クロックWD
E、SE、DOEをつくる内部制御クロック発生回路で
ある。60はアドレスバッファ信号A’l 、 A’l
をデコードし、クロックWDEを受けて選択されたワー
ド線を、アドレス遷移後一定時間1!ilK動するワー
ドデコーダー回路である。40はアドレスバッファ信号
A’i T A’lをデコードし、ディジット線対を選
択するディジット線デコーダーである。50はディジッ
ト線負荷トランジスタ、60はメモリセルマトリックス
、70はディジット線デコーダーの逮択信号Yo 、 
Yxを受けて、ディジット線を切りかえるゲート回路で
ある。80はセンスアンプ、90は読み出しデータラッ
チ回路、100は出力回路である。110はデータ人カ
パツファである。
次に第2図を参照してこの回路の従来の動作な説明する
。アドレス人力A+が変化するとアドレスバッファ11
の出力At 、 A’lが変化し、これと同時に単発信
号AEIが発生される。単発信号蔀1を受けて内部制御
クロックWDEがまずLowになり、Xデコーダー60
が活性化されて、選択されたワード線が高レベル(二な
る。またディジット線選択ゲート回路70も、Yアドレ
スデコーダー40で選択されたトランジスタがオンする
。すると、選択されたメモリセルのデータがディジット
線に現われ、それがゲート回路70を通してセンスアン
プ80に伝えられる。その時刻に合わせて、センスアン
プ活性化信号S′Eを高レベルにしてセンスアンプ80
を活性化させ、読み出しデータを増幅させる。また、セ
ンスアンプ活性化の後ラッチ回路90をリセットし、セ
ンスアンプ出力に十分大きな信号が現われる時刻(二合
わせて、ラッチ回路90を動作させる信号DOEを高レ
ベルにして読み出しデータを増幅、ラッチする。その後
に、(M号SE、続いてWDEを低レベルにする。
以上の様な順序で動作が行なわれるわけであるが、上記
の動作で最も重要なのが、ワード線活性化、センスアン
プ活性化、それにラッチ回路活性化の順序であり、この
順序が正しくないと誤動作を起こしてしまう。例えば第
6図では、デコーダーが活性化されている電圧範囲Vl
≦V!〆≦v2と、ラッチ回路がプリチャージ状態にな
っている電圧範囲Va < Vtn < V4と、デコ
ーダー出力が変化する電圧Vs ト(D関係ハ、Va〈
vl〈■5〈■2<V4テアル。
従って、アドレス入力がH−+L、L−+Hのどちらの
変化時でも、ラッチ回路が活性化される時には、センス
アンプ及びデコーダーは既に非活性化されており、ラッ
チ回路入力が不確定となってしまっている。そのため、
誤ったデータをラッテしてしまう。また、第4図の例テ
ハVt<Va<Vs<Va<Vzであるので、L→■へ
の変化では誤動作はしないが、HnLへの変化ではデコ
ーダー出力が変化しないうちにラッチ回路がデータをラ
ッチしてしまう。そのため、選択されたアドレスのデー
タが正しく出力されない。更に第5図に示す例では■5
< Vl(Va (V4 (V2という関係となってい
るため、Low側のアドレスに対応するデコーダー出力
は選択されない。従って、入力レベルLOW側のアドレ
スに対応するメモリセル(二は、書き込みも読み出しも
できない。
以上の動作説明かられかる様に、パルスワード方式の回
路構成では、回路内部の各制御信号の動作順序は重要な
意味を持っている。前述した特願昭58−181091
や実願昭57−7267の明細書では、過渡的な動作す
なわち入力信号の立ち上がり、立ち下がり時間が、20
ナノ秒程度より短い場合については動作順序が正しくな
るよう考慮されているが、立ち上がり、立ち下がり時間
が長い(100ナノ秒以上)場合については考慮されて
いなかった。しかしながら、非同期式スタティックメモ
リは、入力信号の立ち上がり、立ち下がり時間の長短に
拘らず正しく動作することが要求されており、またその
点が他の同期式メモリにない優れた点でもある。この点
で、従来のパルスワード方式の非同期式スタティックメ
モリが、人力信号の立ち上がり、立ち下がり時間の長い
場合に誤動作してしまうことは大きな問題である。
〔発明の目的〕
本発明の目的は、消費電力が小さく、入力信号の立上り
、立下り時間の長短に拘らず安定に動作する非同期式ス
タティックメモリを提供することにある。
〔発明の構成〕
本発明によるスタティック型半導体記憶装置は、記憶素
子と、該記憶素子とビット線間に配置されゲートがワー
ド線に接続されたトランスファーゲートとからなるメモ
リセルと、前記ワード線を駆動するデコーダバッファと
、読み出しデータを増幅するセンスアンプとな有し、ア
ドレス入力信号変化を検出して内部クロックを発生し、
アドレス人力信号変化後一定時間前記デコーダバッファ
と前記センスアンプとを活性化するとともに、更に前記
デコーダバッファと前記センスアンプが非活性化される
前に読み出しデータをラッチするラッチ回路を備えたも
のであって、前記デコーダバッファと前記センスアンプ
とが活性化されているアドレス入力レベル(VIN)の
範囲をVt < VIN < Vzとし、前記ラッチ回
路がプリチャージ状態にあるアドレス入力レベル(VI
N)の範囲をVa < VIN < V4とし、デコー
ダー出力が変化するアドレス入カレベlL/(Vts)
 ヲV5トス;6時、Vl < Vs (Vs (V4
 (Vz トなる様に構成したことを特徴とする。
〔発明の実施例〕
次に$1図及び第6〜9図を参照して、本発明の一実施
例について説明する。まず第6,7図な参照して、アド
レスバッファと単発信号発生回路について説明する。第
6図は第1図におけるアドレスバッファ11と単発信号
発生回路12についての一実施例を示す論理回路図であ
る。第6図において、AIはアドレス信号入力端子、循
は入力アドレスと同相のアドレスバッファ出力、循は入
力アドレスと逆相のアドレスバッファ出力、AEIは単
発信号出力である。ここで、第6図の論理回路中のイン
バーターA、B、Cは、インバーターを構成する負荷素
子と駆動素子とのコンダクタンスの比を異なる値にしで
ある。すなわち負荷素子のコンダクタンスをglとし駆
動素子のコンダクタンスなgdとすると、r = gd
/glの値がrs < rA< reとなる様に設定し
である。ここで、インバーターA、B、Cの上記コンダ
クタンスの比をそれぞれrA、 r、、 rcとしであ
る。
第6図の回路のり、C的動作を第7図を用いて説明する
。入力端子Asにおける入力レベルVINが低レベルか
ら高レベルへと変化していくと、節点220のレベルV
22G モ低レベルから高レベルへと上がっていく。こ
れに応じてインバーターA。
B、 Cの出力節点215.225.240のレベルV
216 、 V225 、V24Gは低下していくので
あるが、前述した様にインバーターの負荷素子と駆動素
子とのコンダクタンス比がr、l<rA<rcの関係に
なっているので、Vts = Vtで節点240のレベ
ルV240がまず下がり、次に節点215のレベル■2
15が下がり、その後■IN = Vzで節点225の
レベルV22B カ下カル。従ッテ入力を圧Vts カ
Vt<Vrs<Vzの範囲にある時、NOR出力250
及び単発信号出力AE+は高レベルとなる。アドレスバ
ッファ出力A’i 、 A’tはインバーターAの出力
から生成されており、インバーターAの出力の変化する
入力電圧VINは■1とVzの間にあるので、アドレス
ハラ77 出力A’i + A’i ハ入力電圧VIN
 カVt トV2の間の電圧■6で変化する。入力電圧
VINがv2を越えるとインバーターBの出力節点22
5が低レベルになり、節点260が高レベルとなるので
、節点250及び単発信号ABIは再び低レベルとなる
この様に第6図に示した回路は、入力電圧VINがVl
 < Vxn≦v2の範囲にある時に噴発信号Agtが
高レベルとなり、かっVl(Vs (Vzの関係にある
電圧■5でアドレスバッファ出力A’t 、 A’+が
変化するように動作する。
次に第8図及び第9図を参照して、単発信号AEIから
第1図で示した内部制御クロックWDB、SE。
DOEを生成する回路と、その動作について説明する。
第8図は第1図の内部制御タロツク発生回路についての
一実施例を示す論理回路図である。第8図では、インバ
ーターEとFはインバーターの負荷素子と駆動素子との
コンダクタンス比’4t r+ < ryとなるように
しである。ここで、インバーターE。
Fの上記コンダクタンス比をそれぞれr、 、 ryと
しである。
第8図の回路動作を第9図を用いて説明する。
第9図は横軸にアドレス入力端子A+の電圧■!Nをと
り、縦軸に各節点の電圧をとっている。まず、アドレス
入力端子電圧■夏Nが低レベルから高レベルへと変化し
ていく場合について説明する。入力電圧VINがVn+
<Vaにある時は単発信号Ag+は低レベルである。従
ってNORDの出力節点211の電圧■211は既レベ
ルになっており、デコーダバッファ駆動信号WDE及び
ラッチ信号DOEは高レベル、センスアンプ活性化信号
SEは低レベルになっている。そのため、デコーダバッ
ファ及びセンスアンプは非活性状態、ラッチ回路はラッ
チ状態ニナっている。入力電圧VIHのレベルが■6ヲ
越えると幣発信号AEIのレベルが上がりはじめ、それ
とともにNORDの出力節点211のレベル■211は
下がり、インバーターE、Fの出力jrl’j点212
゜216のレベルV212 、 Vztaは上がり始め
る。ところが、前述した様にインバーターEとFとでは
負荷素子と駆動素子とのコンダクタンス比をr、 (r
、の様に設定しているので、NORDの出力節点211
のレベルV211が下がっていく時、先にインノ(−タ
ーEの出力順点212のレベルv212が上がっていき
、その後でインバーターFの出力節点216のレベル■
213が上がっていく。このため、入力信号VANがL
−4−Hに変化していくと、インバーターEの出力から
生成される信号WDE、 SRがVta = Vlの点
でまず変化して、デコーダー及びセンスアンプを活性化
する。その後に、VIN = VsでインバーターFの
出力から生成される信号DOEが変化してラッチ回路な
プリチャージ状態にする。さて、VIN”Vlでデコー
ダーが活性化されて、ワード線のレベルが高レベルにな
るのであるが、この時は前述した様にアドレスバッファ
出力信号A’r 、 Atはまだ変化しない様に第6図
に於けるインバーターA、 B。
Cの負荷素子と駆動素子の比を設定しであるので、VI
Nが低レベルの時に選択されるワード線が高レベルにな
っているということが注意すべき点である。
Vtnがさらに上昇して■5に到ると、アドレスバッフ
ァ出力循、循のレベルが変化し、これに従ってワード線
が切り変わる。この時、センスアンプ80は活性化状態
にあるので、ワード線の切り変わりに従って新しいアド
レスのデータがセンスアンプ80によって増幅され、セ
ンスアンプ出力に現われる。入力゛電圧■fNがVaを
越えると、単発信号AF、iのレベルは再び下がり始め
る。これにつれて、NORDの出力211のレベルは上
がっていき、インバーターE、Fの出力節点212.2
16のレベルV212 、 V213は下がっていく。
前述した様に、インバーターE、Fの負荷素子と駆動素
子とのコンダクタンス比がr、(r、となっているので
、単発信号AEIのレベルが上がって行く時とは逆に、
今度はインバーターFの出力節点216の電圧■218
の方がVrN=V4で先に低レベルになり、その後VI
N = V2でインバーターEの出力節点212の電圧
■212が低レベルになる。従って、ラッチ信号DOE
がVxs = V4で高レベルとなって、選択されたア
ドレスのデータをラッチした後、 VtN= V2でデ
コーダー及びセンスアンプが非活性状態となる。
この様に、入力レベルが低レベルから高レベルへと変化
する場合は正しく動作を行なうわけであるが、入力レベ
ルが高レベルから低レベルへと変化する場合についても
第9図から全く同様に、正常に動作することは容易に理
解できるので、ここでは説明は省略する。
〔発明の効果〕
以上説明した様に、本発明によれば、入力信号の立上り
、立下り時間が長い時でも誤動作せず、消費電力の小さ
いスタティックメモリーが得られ、その効果は大きい。
【図面の簡単な説明】
第1図はパルスワード方式のスタティックメモリの構成
図、第2図は第1図の回路の過渡的動作を表わす波形図
、第6図〜第5図は従来例のり、C的動作を表わすり、
C伝達特性図、第6図はアドレスバツファと単発信号発
生回路の論理回路図、第7図は第6図の回路のり、C伝
達特性図、第8図は内部制御クロック発生回路の論理回
路図、第9図は第8図の回路のり、C伝達特性図である
。 10はアドレスバッファと単発信号発生回路ブロック、
A+はアドレス入力端子、20は内部制御クロック発生
ブロック、60はXデコーダー回路ブロック、40はY
デコーダー回路ブロック、50はディジット線負荷回路
ブロック、60はメモリセルマトリックス、70はディ
ジット線選択ゲート回路ブロック、80はセンスアンプ
、90はラッチ回路、100は出力バッファ、110は
データ人カパツファである。 特許出願人 日本電気株式会社

Claims (1)

    【特許請求の範囲】
  1. 記憶素子と、該記憶素子とビット線間に配置されゲート
    がワード線に接続されたトランスファーゲートとからな
    るメモリセルと、前記ワード線を駆動するデコーダバッ
    ファと、読み出しデータな増幅するセンスアンプと、前
    記デコーダバッファとセンスアンプが非活性化される前
    に読み出しデータをラッチするラッチ回路とを有し、ア
    ドレス入力信号の変化を検出して内部クロックを発生さ
    せ、前記アドレス入力信号の変化後一定時間、前記デコ
    ーダバッファと前記センスアンプとな活性化するスタテ
    ィック型半導体記憶装置において、前記デコーダバッフ
    ァと前記センスアンプが活性化されているアドレス入力
    レベル(VAN)の範囲をV1’−Vts < V2と
    し、前記ラッチ回路がプリチャージ状態にあるアドレス
    入力レベル(Vis)の範囲をVa< VZN≦V4と
    し、デコーダ出力が切り換わるアドレス入力レベル(V
    ’IN)を■5とする時、Vl (Va< V s <
     V 4 < V2となる様に構成したことを特徴とす
    るスタティック型半導体記憶装置。
JP59111317A 1984-05-31 1984-05-31 スタテイツク型半導体記憶装置 Granted JPS60254485A (ja)

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