JPS60254485A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
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- JPS60254485A JPS60254485A JP59111317A JP11131784A JPS60254485A JP S60254485 A JPS60254485 A JP S60254485A JP 59111317 A JP59111317 A JP 59111317A JP 11131784 A JP11131784 A JP 11131784A JP S60254485 A JPS60254485 A JP S60254485A
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体記憶装置に関し、特に非同期式スタティ
ック型半導体記憶装置に関する。
ック型半導体記憶装置に関する。
従来の非同期式スタティック型半導体記憶装置（以下ス
タティックメモリと略記する。）に採用されている回路
構成では、消費電力が大き過ぎた。
タティックメモリと略記する。）に採用されている回路
構成では、消費電力が大き過ぎた。
そのため、消費電力を低減させる手段として、特願昭５
８−１８１０９１や実願昭５７−７２６７の明細書中で
示された様な、内部クロックによりワード線やセンスア
ンプをアドレス変化後一定時間だけ活性化させ、ラッチ
回路により読み出しデータをラッチした後は、ワード線
とセンスアンプを非活性化するというパルスワード方式
と呼ばれる回路構成が提案されている。
８−１８１０９１や実願昭５７−７２６７の明細書中で
示された様な、内部クロックによりワード線やセンスア
ンプをアドレス変化後一定時間だけ活性化させ、ラッチ
回路により読み出しデータをラッチした後は、ワード線
とセンスアンプを非活性化するというパルスワード方式
と呼ばれる回路構成が提案されている。
この一般的な回路構成を第１図に示す。第１図において
、１１はアドレス人力Ａ＋から互いに相補関係にある信
号Ａ’ｓ 、 Ａ’ｓをつくるアドレスバッファであり
、１２はアドレス遷移を検出して単発信号ＡＥＩをつく
る竿発信号発生回路である。２０は該アドレス遷移検出
回路１２の出力信号Ａｇｔから、内部制御クロックＷＤ
Ｅ、ＳＥ、ＤＯＥをつくる内部制御クロック発生回路で
ある。６０はアドレスバッファ信号Ａ’ｌ 、 Ａ’ｌ
をデコードし、クロックＷＤＥを受けて選択されたワー
ド線を、アドレス遷移後一定時間１！ｉｌＫ動するワー
ドデコーダー回路である。４０はアドレスバッファ信号
Ａ’ｉ Ｔ Ａ’ｌをデコードし、ディジット線対を選
択するディジット線デコーダーである。５０はディジッ
ト線負荷トランジスタ、６０はメモリセルマトリックス
、７０はディジット線デコーダーの逮択信号Ｙｏ 、
Ｙｘを受けて、ディジット線を切りかえるゲート回路で
ある。８０はセンスアンプ、９０は読み出しデータラッ
チ回路、１００は出力回路である。１１０はデータ人カ
パツファである。
、１１はアドレス人力Ａ＋から互いに相補関係にある信
号Ａ’ｓ 、 Ａ’ｓをつくるアドレスバッファであり
、１２はアドレス遷移を検出して単発信号ＡＥＩをつく
る竿発信号発生回路である。２０は該アドレス遷移検出
回路１２の出力信号Ａｇｔから、内部制御クロックＷＤ
Ｅ、ＳＥ、ＤＯＥをつくる内部制御クロック発生回路で
ある。６０はアドレスバッファ信号Ａ’ｌ 、 Ａ’ｌ
をデコードし、クロックＷＤＥを受けて選択されたワー
ド線を、アドレス遷移後一定時間１！ｉｌＫ動するワー
ドデコーダー回路である。４０はアドレスバッファ信号
Ａ’ｉ Ｔ Ａ’ｌをデコードし、ディジット線対を選
択するディジット線デコーダーである。５０はディジッ
ト線負荷トランジスタ、６０はメモリセルマトリックス
、７０はディジット線デコーダーの逮択信号Ｙｏ 、
Ｙｘを受けて、ディジット線を切りかえるゲート回路で
ある。８０はセンスアンプ、９０は読み出しデータラッ
チ回路、１００は出力回路である。１１０はデータ人カ
パツファである。
次に第２図を参照してこの回路の従来の動作な説明する
。アドレス人力Ａ＋が変化するとアドレスバッファ１１
の出力Ａｔ 、 Ａ’ｌが変化し、これと同時に単発信
号ＡＥＩが発生される。単発信号蔀１を受けて内部制御
クロックＷＤＥがまずＬｏｗになり、Ｘデコーダー６０
が活性化されて、選択されたワード線が高レベル（二な
る。またディジット線選択ゲート回路７０も、Ｙアドレ
スデコーダー４０で選択されたトランジスタがオンする
。すると、選択されたメモリセルのデータがディジット
線に現われ、それがゲート回路７０を通してセンスアン
プ８０に伝えられる。その時刻に合わせて、センスアン
プ活性化信号Ｓ′Ｅを高レベルにしてセンスアンプ８０
を活性化させ、読み出しデータを増幅させる。また、セ
ンスアンプ活性化の後ラッチ回路９０をリセットし、セ
ンスアンプ出力に十分大きな信号が現われる時刻（二合
わせて、ラッチ回路９０を動作させる信号ＤＯＥを高レ
ベルにして読み出しデータを増幅、ラッチする。その後
に、（Ｍ号ＳＥ、続いてＷＤＥを低レベルにする。
。アドレス人力Ａ＋が変化するとアドレスバッファ１１
の出力Ａｔ 、 Ａ’ｌが変化し、これと同時に単発信
号ＡＥＩが発生される。単発信号蔀１を受けて内部制御
クロックＷＤＥがまずＬｏｗになり、Ｘデコーダー６０
が活性化されて、選択されたワード線が高レベル（二な
る。またディジット線選択ゲート回路７０も、Ｙアドレ
スデコーダー４０で選択されたトランジスタがオンする
。すると、選択されたメモリセルのデータがディジット
線に現われ、それがゲート回路７０を通してセンスアン
プ８０に伝えられる。その時刻に合わせて、センスアン
プ活性化信号Ｓ′Ｅを高レベルにしてセンスアンプ８０
を活性化させ、読み出しデータを増幅させる。また、セ
ンスアンプ活性化の後ラッチ回路９０をリセットし、セ
ンスアンプ出力に十分大きな信号が現われる時刻（二合
わせて、ラッチ回路９０を動作させる信号ＤＯＥを高レ
ベルにして読み出しデータを増幅、ラッチする。その後
に、（Ｍ号ＳＥ、続いてＷＤＥを低レベルにする。
以上の様な順序で動作が行なわれるわけであるが、上記
の動作で最も重要なのが、ワード線活性化、センスアン
プ活性化、それにラッチ回路活性化の順序であり、この
順序が正しくないと誤動作を起こしてしまう。例えば第
６図では、デコーダーが活性化されている電圧範囲Ｖｌ
≦Ｖ！〆≦ｖ２と、ラッチ回路がプリチャージ状態にな
っている電圧範囲Ｖａ ＜ Ｖｔｎ ＜ Ｖ４と、デコ
ーダー出力が変化する電圧Ｖｓ ト（Ｄ関係ハ、Ｖａ〈
ｖｌ〈■５〈■２＜Ｖ４テアル。
の動作で最も重要なのが、ワード線活性化、センスアン
プ活性化、それにラッチ回路活性化の順序であり、この
順序が正しくないと誤動作を起こしてしまう。例えば第
６図では、デコーダーが活性化されている電圧範囲Ｖｌ
≦Ｖ！〆≦ｖ２と、ラッチ回路がプリチャージ状態にな
っている電圧範囲Ｖａ ＜ Ｖｔｎ ＜ Ｖ４と、デコ
ーダー出力が変化する電圧Ｖｓ ト（Ｄ関係ハ、Ｖａ〈
ｖｌ〈■５〈■２＜Ｖ４テアル。
従って、アドレス入力がＨ−＋Ｌ、Ｌ−＋Ｈのどちらの
変化時でも、ラッチ回路が活性化される時には、センス
アンプ及びデコーダーは既に非活性化されており、ラッ
チ回路入力が不確定となってしまっている。そのため、
誤ったデータをラッテしてしまう。また、第４図の例テ
ハＶｔ＜Ｖａ＜Ｖｓ＜Ｖａ＜Ｖｚであるので、Ｌ→■へ
の変化では誤動作はしないが、ＨｎＬへの変化ではデコ
ーダー出力が変化しないうちにラッチ回路がデータをラ
ッチしてしまう。そのため、選択されたアドレスのデー
タが正しく出力されない。更に第５図に示す例では■５
＜ Ｖｌ（Ｖａ （Ｖ４ （Ｖ２という関係となってい
るため、Ｌｏｗ側のアドレスに対応するデコーダー出力
は選択されない。従って、入力レベルＬＯＷ側のアドレ
スに対応するメモリセル（二は、書き込みも読み出しも
できない。
変化時でも、ラッチ回路が活性化される時には、センス
アンプ及びデコーダーは既に非活性化されており、ラッ
チ回路入力が不確定となってしまっている。そのため、
誤ったデータをラッテしてしまう。また、第４図の例テ
ハＶｔ＜Ｖａ＜Ｖｓ＜Ｖａ＜Ｖｚであるので、Ｌ→■へ
の変化では誤動作はしないが、ＨｎＬへの変化ではデコ
ーダー出力が変化しないうちにラッチ回路がデータをラ
ッチしてしまう。そのため、選択されたアドレスのデー
タが正しく出力されない。更に第５図に示す例では■５
＜ Ｖｌ（Ｖａ （Ｖ４ （Ｖ２という関係となってい
るため、Ｌｏｗ側のアドレスに対応するデコーダー出力
は選択されない。従って、入力レベルＬＯＷ側のアドレ
スに対応するメモリセル（二は、書き込みも読み出しも
できない。
以上の動作説明かられかる様に、パルスワード方式の回
路構成では、回路内部の各制御信号の動作順序は重要な
意味を持っている。前述した特願昭５８−１８１０９１
や実願昭５７−７２６７の明細書では、過渡的な動作す
なわち入力信号の立ち上がり、立ち下がり時間が、２０
ナノ秒程度より短い場合については動作順序が正しくな
るよう考慮されているが、立ち上がり、立ち下がり時間
が長い（１００ナノ秒以上）場合については考慮されて
いなかった。しかしながら、非同期式スタティックメモ
リは、入力信号の立ち上がり、立ち下がり時間の長短に
拘らず正しく動作することが要求されており、またその
点が他の同期式メモリにない優れた点でもある。この点
で、従来のパルスワード方式の非同期式スタティックメ
モリが、人力信号の立ち上がり、立ち下がり時間の長い
場合に誤動作してしまうことは大きな問題である。
路構成では、回路内部の各制御信号の動作順序は重要な
意味を持っている。前述した特願昭５８−１８１０９１
や実願昭５７−７２６７の明細書では、過渡的な動作す
なわち入力信号の立ち上がり、立ち下がり時間が、２０
ナノ秒程度より短い場合については動作順序が正しくな
るよう考慮されているが、立ち上がり、立ち下がり時間
が長い（１００ナノ秒以上）場合については考慮されて
いなかった。しかしながら、非同期式スタティックメモ
リは、入力信号の立ち上がり、立ち下がり時間の長短に
拘らず正しく動作することが要求されており、またその
点が他の同期式メモリにない優れた点でもある。この点
で、従来のパルスワード方式の非同期式スタティックメ
モリが、人力信号の立ち上がり、立ち下がり時間の長い
場合に誤動作してしまうことは大きな問題である。
本発明の目的は、消費電力が小さく、入力信号の立上り
、立下り時間の長短に拘らず安定に動作する非同期式ス
タティックメモリを提供することにある。
、立下り時間の長短に拘らず安定に動作する非同期式ス
タティックメモリを提供することにある。
本発明によるスタティック型半導体記憶装置は、記憶素
子と、該記憶素子とビット線間に配置されゲートがワー
ド線に接続されたトランスファーゲートとからなるメモ
リセルと、前記ワード線を駆動するデコーダバッファと
、読み出しデータを増幅するセンスアンプとな有し、ア
ドレス入力信号変化を検出して内部クロックを発生し、
アドレス人力信号変化後一定時間前記デコーダバッファ
と前記センスアンプとを活性化するとともに、更に前記
デコーダバッファと前記センスアンプが非活性化される
前に読み出しデータをラッチするラッチ回路を備えたも
のであって、前記デコーダバッファと前記センスアンプ
とが活性化されているアドレス入力レベル（ＶＩＮ）の
範囲をＶｔ ＜ ＶＩＮ ＜ Ｖｚとし、前記ラッチ回
路がプリチャージ状態にあるアドレス入力レベル（ＶＩ
Ｎ）の範囲をＶａ ＜ ＶＩＮ ＜ Ｖ４とし、デコー
ダー出力が変化するアドレス入カレベｌＬ／（Ｖｔｓ）
ヲＶ５トス；６時、Ｖｌ ＜ Ｖｓ （Ｖｓ （Ｖ４
（Ｖｚ トなる様に構成したことを特徴とする。
子と、該記憶素子とビット線間に配置されゲートがワー
ド線に接続されたトランスファーゲートとからなるメモ
リセルと、前記ワード線を駆動するデコーダバッファと
、読み出しデータを増幅するセンスアンプとな有し、ア
ドレス入力信号変化を検出して内部クロックを発生し、
アドレス人力信号変化後一定時間前記デコーダバッファ
と前記センスアンプとを活性化するとともに、更に前記
デコーダバッファと前記センスアンプが非活性化される
前に読み出しデータをラッチするラッチ回路を備えたも
のであって、前記デコーダバッファと前記センスアンプ
とが活性化されているアドレス入力レベル（ＶＩＮ）の
範囲をＶｔ ＜ ＶＩＮ ＜ Ｖｚとし、前記ラッチ回
路がプリチャージ状態にあるアドレス入力レベル（ＶＩ
Ｎ）の範囲をＶａ ＜ ＶＩＮ ＜ Ｖ４とし、デコー
ダー出力が変化するアドレス入カレベｌＬ／（Ｖｔｓ）
ヲＶ５トス；６時、Ｖｌ ＜ Ｖｓ （Ｖｓ （Ｖ４
（Ｖｚ トなる様に構成したことを特徴とする。
次に＄１図及び第６〜９図を参照して、本発明の一実施
例について説明する。まず第６，７図な参照して、アド
レスバッファと単発信号発生回路について説明する。第
６図は第１図におけるアドレスバッファ１１と単発信号
発生回路１２についての一実施例を示す論理回路図であ
る。第６図において、ＡＩはアドレス信号入力端子、循
は入力アドレスと同相のアドレスバッファ出力、循は入
力アドレスと逆相のアドレスバッファ出力、ＡＥＩは単
発信号出力である。ここで、第６図の論理回路中のイン
バーターＡ、Ｂ、Ｃは、インバーターを構成する負荷素
子と駆動素子とのコンダクタンスの比を異なる値にしで
ある。すなわち負荷素子のコンダクタンスをｇｌとし駆
動素子のコンダクタンスなｇｄとすると、ｒ ＝ ｇｄ
／ｇｌの値がｒｓ ＜ ｒＡ＜ ｒｅとなる様に設定し
である。ここで、インバーターＡ、Ｂ、Ｃの上記コンダ
クタンスの比をそれぞれｒＡ、 ｒ、、 ｒｃとしであ
る。
例について説明する。まず第６，７図な参照して、アド
レスバッファと単発信号発生回路について説明する。第
６図は第１図におけるアドレスバッファ１１と単発信号
発生回路１２についての一実施例を示す論理回路図であ
る。第６図において、ＡＩはアドレス信号入力端子、循
は入力アドレスと同相のアドレスバッファ出力、循は入
力アドレスと逆相のアドレスバッファ出力、ＡＥＩは単
発信号出力である。ここで、第６図の論理回路中のイン
バーターＡ、Ｂ、Ｃは、インバーターを構成する負荷素
子と駆動素子とのコンダクタンスの比を異なる値にしで
ある。すなわち負荷素子のコンダクタンスをｇｌとし駆
動素子のコンダクタンスなｇｄとすると、ｒ ＝ ｇｄ
／ｇｌの値がｒｓ ＜ ｒＡ＜ ｒｅとなる様に設定し
である。ここで、インバーターＡ、Ｂ、Ｃの上記コンダ
クタンスの比をそれぞれｒＡ、 ｒ、、 ｒｃとしであ
る。
第６図の回路のり、Ｃ的動作を第７図を用いて説明する
。入力端子Ａｓにおける入力レベルＶＩＮが低レベルか
ら高レベルへと変化していくと、節点２２０のレベルＶ
２２Ｇ モ低レベルから高レベルへと上がっていく。こ
れに応じてインバーターＡ。
。入力端子Ａｓにおける入力レベルＶＩＮが低レベルか
ら高レベルへと変化していくと、節点２２０のレベルＶ
２２Ｇ モ低レベルから高レベルへと上がっていく。こ
れに応じてインバーターＡ。
Ｂ、 Ｃの出力節点２１５．２２５．２４０のレベルＶ
２１６ 、 Ｖ２２５ 、Ｖ２４Ｇは低下していくので
あるが、前述した様にインバーターの負荷素子と駆動素
子とのコンダクタンス比がｒ、ｌ＜ｒＡ＜ｒｃの関係に
なっているので、Ｖｔｓ ＝ Ｖｔで節点２４０のレベ
ルＶ２４０がまず下がり、次に節点２１５のレベル■２
１５が下がり、その後■ＩＮ ＝ Ｖｚで節点２２５の
レベルＶ２２Ｂ カ下カル。従ッテ入力を圧Ｖｔｓ カ
Ｖｔ＜Ｖｒｓ＜Ｖｚの範囲にある時、ＮＯＲ出力２５０
及び単発信号出力ＡＥ＋は高レベルとなる。アドレスバ
ッファ出力Ａ’ｉ 、 Ａ’ｔはインバーターＡの出力
から生成されており、インバーターＡの出力の変化する
入力電圧ＶＩＮは■１とＶｚの間にあるので、アドレス
ハラ７７ 出力Ａ’ｉ ＋ Ａ’ｉ ハ入力電圧ＶＩＮ
カＶｔ トＶ２の間の電圧■６で変化する。入力電圧
ＶＩＮがｖ２を越えるとインバーターＢの出力節点２２
５が低レベルになり、節点２６０が高レベルとなるので
、節点２５０及び単発信号ＡＢＩは再び低レベルとなる
。
２１６ 、 Ｖ２２５ 、Ｖ２４Ｇは低下していくので
あるが、前述した様にインバーターの負荷素子と駆動素
子とのコンダクタンス比がｒ、ｌ＜ｒＡ＜ｒｃの関係に
なっているので、Ｖｔｓ ＝ Ｖｔで節点２４０のレベ
ルＶ２４０がまず下がり、次に節点２１５のレベル■２
１５が下がり、その後■ＩＮ ＝ Ｖｚで節点２２５の
レベルＶ２２Ｂ カ下カル。従ッテ入力を圧Ｖｔｓ カ
Ｖｔ＜Ｖｒｓ＜Ｖｚの範囲にある時、ＮＯＲ出力２５０
及び単発信号出力ＡＥ＋は高レベルとなる。アドレスバ
ッファ出力Ａ’ｉ 、 Ａ’ｔはインバーターＡの出力
から生成されており、インバーターＡの出力の変化する
入力電圧ＶＩＮは■１とＶｚの間にあるので、アドレス
ハラ７７ 出力Ａ’ｉ ＋ Ａ’ｉ ハ入力電圧ＶＩＮ
カＶｔ トＶ２の間の電圧■６で変化する。入力電圧
ＶＩＮがｖ２を越えるとインバーターＢの出力節点２２
５が低レベルになり、節点２６０が高レベルとなるので
、節点２５０及び単発信号ＡＢＩは再び低レベルとなる
。
この様に第６図に示した回路は、入力電圧ＶＩＮがＶｌ
＜ Ｖｘｎ≦ｖ２の範囲にある時に噴発信号Ａｇｔが
高レベルとなり、かっＶｌ（Ｖｓ （Ｖｚの関係にある
電圧■５でアドレスバッファ出力Ａ’ｔ 、 Ａ’＋が
変化するように動作する。
＜ Ｖｘｎ≦ｖ２の範囲にある時に噴発信号Ａｇｔが
高レベルとなり、かっＶｌ（Ｖｓ （Ｖｚの関係にある
電圧■５でアドレスバッファ出力Ａ’ｔ 、 Ａ’＋が
変化するように動作する。
次に第８図及び第９図を参照して、単発信号ＡＥＩから
第１図で示した内部制御クロックＷＤＢ、ＳＥ。
第１図で示した内部制御クロックＷＤＢ、ＳＥ。
ＤＯＥを生成する回路と、その動作について説明する。
第８図は第１図の内部制御タロツク発生回路についての
一実施例を示す論理回路図である。第８図では、インバ
ーターＥとＦはインバーターの負荷素子と駆動素子との
コンダクタンス比’４ｔ ｒ＋ ＜ ｒｙとなるように
しである。ここで、インバーターＥ。
一実施例を示す論理回路図である。第８図では、インバ
ーターＥとＦはインバーターの負荷素子と駆動素子との
コンダクタンス比’４ｔ ｒ＋ ＜ ｒｙとなるように
しである。ここで、インバーターＥ。
Ｆの上記コンダクタンス比をそれぞれｒ、 、 ｒｙと
しである。
しである。
第８図の回路動作を第９図を用いて説明する。
第９図は横軸にアドレス入力端子Ａ＋の電圧■！Ｎをと
り、縦軸に各節点の電圧をとっている。まず、アドレス
入力端子電圧■夏Ｎが低レベルから高レベルへと変化し
ていく場合について説明する。入力電圧ＶＩＮがＶｎ＋
＜Ｖａにある時は単発信号Ａｇ＋は低レベルである。従
ってＮＯＲＤの出力節点２１１の電圧■２１１は既レベ
ルになっており、デコーダバッファ駆動信号ＷＤＥ及び
ラッチ信号ＤＯＥは高レベル、センスアンプ活性化信号
ＳＥは低レベルになっている。そのため、デコーダバッ
ファ及びセンスアンプは非活性状態、ラッチ回路はラッ
チ状態ニナっている。入力電圧ＶＩＨのレベルが■６ヲ
越えると幣発信号ＡＥＩのレベルが上がりはじめ、それ
とともにＮＯＲＤの出力節点２１１のレベル■２１１は
下がり、インバーターＥ、Ｆの出力ｊｒｌ’ｊ点２１２
゜２１６のレベルＶ２１２ 、 Ｖｚｔａは上がり始め
る。ところが、前述した様にインバーターＥとＦとでは
負荷素子と駆動素子とのコンダクタンス比をｒ、 （ｒ
、の様に設定しているので、ＮＯＲＤの出力節点２１１
のレベルＶ２１１が下がっていく時、先にインノ（−タ
ーＥの出力順点２１２のレベルｖ２１２が上がっていき
、その後でインバーターＦの出力節点２１６のレベル■
２１３が上がっていく。このため、入力信号ＶＡＮがＬ
−４−Ｈに変化していくと、インバーターＥの出力から
生成される信号ＷＤＥ、 ＳＲがＶｔａ ＝ Ｖｌの点
でまず変化して、デコーダー及びセンスアンプを活性化
する。その後に、ＶＩＮ ＝ ＶｓでインバーターＦの
出力から生成される信号ＤＯＥが変化してラッチ回路な
プリチャージ状態にする。さて、ＶＩＮ”Ｖｌでデコー
ダーが活性化されて、ワード線のレベルが高レベルにな
るのであるが、この時は前述した様にアドレスバッファ
出力信号Ａ’ｒ 、 Ａｔはまだ変化しない様に第６図
に於けるインバーターＡ、 Ｂ。
り、縦軸に各節点の電圧をとっている。まず、アドレス
入力端子電圧■夏Ｎが低レベルから高レベルへと変化し
ていく場合について説明する。入力電圧ＶＩＮがＶｎ＋
＜Ｖａにある時は単発信号Ａｇ＋は低レベルである。従
ってＮＯＲＤの出力節点２１１の電圧■２１１は既レベ
ルになっており、デコーダバッファ駆動信号ＷＤＥ及び
ラッチ信号ＤＯＥは高レベル、センスアンプ活性化信号
ＳＥは低レベルになっている。そのため、デコーダバッ
ファ及びセンスアンプは非活性状態、ラッチ回路はラッ
チ状態ニナっている。入力電圧ＶＩＨのレベルが■６ヲ
越えると幣発信号ＡＥＩのレベルが上がりはじめ、それ
とともにＮＯＲＤの出力節点２１１のレベル■２１１は
下がり、インバーターＥ、Ｆの出力ｊｒｌ’ｊ点２１２
゜２１６のレベルＶ２１２ 、 Ｖｚｔａは上がり始め
る。ところが、前述した様にインバーターＥとＦとでは
負荷素子と駆動素子とのコンダクタンス比をｒ、 （ｒ
、の様に設定しているので、ＮＯＲＤの出力節点２１１
のレベルＶ２１１が下がっていく時、先にインノ（−タ
ーＥの出力順点２１２のレベルｖ２１２が上がっていき
、その後でインバーターＦの出力節点２１６のレベル■
２１３が上がっていく。このため、入力信号ＶＡＮがＬ
−４−Ｈに変化していくと、インバーターＥの出力から
生成される信号ＷＤＥ、 ＳＲがＶｔａ ＝ Ｖｌの点
でまず変化して、デコーダー及びセンスアンプを活性化
する。その後に、ＶＩＮ ＝ ＶｓでインバーターＦの
出力から生成される信号ＤＯＥが変化してラッチ回路な
プリチャージ状態にする。さて、ＶＩＮ”Ｖｌでデコー
ダーが活性化されて、ワード線のレベルが高レベルにな
るのであるが、この時は前述した様にアドレスバッファ
出力信号Ａ’ｒ 、 Ａｔはまだ変化しない様に第６図
に於けるインバーターＡ、 Ｂ。
Ｃの負荷素子と駆動素子の比を設定しであるので、ＶＩ
Ｎが低レベルの時に選択されるワード線が高レベルにな
っているということが注意すべき点である。
Ｎが低レベルの時に選択されるワード線が高レベルにな
っているということが注意すべき点である。
Ｖｔｎがさらに上昇して■５に到ると、アドレスバッフ
ァ出力循、循のレベルが変化し、これに従ってワード線
が切り変わる。この時、センスアンプ８０は活性化状態
にあるので、ワード線の切り変わりに従って新しいアド
レスのデータがセンスアンプ８０によって増幅され、セ
ンスアンプ出力に現われる。入力゛電圧■ｆＮがＶａを
越えると、単発信号ＡＦ、ｉのレベルは再び下がり始め
る。これにつれて、ＮＯＲＤの出力２１１のレベルは上
がっていき、インバーターＥ、Ｆの出力節点２１２．２
１６のレベルＶ２１２ 、 Ｖ２１３は下がっていく。
ァ出力循、循のレベルが変化し、これに従ってワード線
が切り変わる。この時、センスアンプ８０は活性化状態
にあるので、ワード線の切り変わりに従って新しいアド
レスのデータがセンスアンプ８０によって増幅され、セ
ンスアンプ出力に現われる。入力゛電圧■ｆＮがＶａを
越えると、単発信号ＡＦ、ｉのレベルは再び下がり始め
る。これにつれて、ＮＯＲＤの出力２１１のレベルは上
がっていき、インバーターＥ、Ｆの出力節点２１２．２
１６のレベルＶ２１２ 、 Ｖ２１３は下がっていく。
前述した様に、インバーターＥ、Ｆの負荷素子と駆動素
子とのコンダクタンス比がｒ、（ｒ、となっているので
、単発信号ＡＥＩのレベルが上がって行く時とは逆に、
今度はインバーターＦの出力節点２１６の電圧■２１８
の方がＶｒＮ＝Ｖ４で先に低レベルになり、その後ＶＩ
Ｎ ＝ Ｖ２でインバーターＥの出力節点２１２の電圧
■２１２が低レベルになる。従って、ラッチ信号ＤＯＥ
がＶｘｓ ＝ Ｖ４で高レベルとなって、選択されたア
ドレスのデータをラッチした後、 ＶｔＮ＝ Ｖ２でデ
コーダー及びセンスアンプが非活性状態となる。
子とのコンダクタンス比がｒ、（ｒ、となっているので
、単発信号ＡＥＩのレベルが上がって行く時とは逆に、
今度はインバーターＦの出力節点２１６の電圧■２１８
の方がＶｒＮ＝Ｖ４で先に低レベルになり、その後ＶＩ
Ｎ ＝ Ｖ２でインバーターＥの出力節点２１２の電圧
■２１２が低レベルになる。従って、ラッチ信号ＤＯＥ
がＶｘｓ ＝ Ｖ４で高レベルとなって、選択されたア
ドレスのデータをラッチした後、 ＶｔＮ＝ Ｖ２でデ
コーダー及びセンスアンプが非活性状態となる。
この様に、入力レベルが低レベルから高レベルへと変化
する場合は正しく動作を行なうわけであるが、入力レベ
ルが高レベルから低レベルへと変化する場合についても
第９図から全く同様に、正常に動作することは容易に理
解できるので、ここでは説明は省略する。
する場合は正しく動作を行なうわけであるが、入力レベ
ルが高レベルから低レベルへと変化する場合についても
第９図から全く同様に、正常に動作することは容易に理
解できるので、ここでは説明は省略する。
以上説明した様に、本発明によれば、入力信号の立上り
、立下り時間が長い時でも誤動作せず、消費電力の小さ
いスタティックメモリーが得られ、その効果は大きい。
、立下り時間が長い時でも誤動作せず、消費電力の小さ
いスタティックメモリーが得られ、その効果は大きい。
第１図はパルスワード方式のスタティックメモリの構成
図、第２図は第１図の回路の過渡的動作を表わす波形図
、第６図〜第５図は従来例のり、Ｃ的動作を表わすり、
Ｃ伝達特性図、第６図はアドレスバツファと単発信号発
生回路の論理回路図、第７図は第６図の回路のり、Ｃ伝
達特性図、第８図は内部制御クロック発生回路の論理回
路図、第９図は第８図の回路のり、Ｃ伝達特性図である
。 １０はアドレスバッファと単発信号発生回路ブロック、
Ａ＋はアドレス入力端子、２０は内部制御クロック発生
ブロック、６０はＸデコーダー回路ブロック、４０はＹ
デコーダー回路ブロック、５０はディジット線負荷回路
ブロック、６０はメモリセルマトリックス、７０はディ
ジット線選択ゲート回路ブロック、８０はセンスアンプ
、９０はラッチ回路、１００は出力バッファ、１１０は
データ人カパツファである。 特許出願人 日本電気株式会社
図、第２図は第１図の回路の過渡的動作を表わす波形図
、第６図〜第５図は従来例のり、Ｃ的動作を表わすり、
Ｃ伝達特性図、第６図はアドレスバツファと単発信号発
生回路の論理回路図、第７図は第６図の回路のり、Ｃ伝
達特性図、第８図は内部制御クロック発生回路の論理回
路図、第９図は第８図の回路のり、Ｃ伝達特性図である
。 １０はアドレスバッファと単発信号発生回路ブロック、
Ａ＋はアドレス入力端子、２０は内部制御クロック発生
ブロック、６０はＸデコーダー回路ブロック、４０はＹ
デコーダー回路ブロック、５０はディジット線負荷回路
ブロック、６０はメモリセルマトリックス、７０はディ
ジット線選択ゲート回路ブロック、８０はセンスアンプ
、９０はラッチ回路、１００は出力バッファ、１１０は
データ人カパツファである。 特許出願人 日本電気株式会社
Claims (1)
- 記憶素子と、該記憶素子とビット線間に配置されゲート
がワード線に接続されたトランスファーゲートとからな
るメモリセルと、前記ワード線を駆動するデコーダバッ
ファと、読み出しデータな増幅するセンスアンプと、前
記デコーダバッファとセンスアンプが非活性化される前
に読み出しデータをラッチするラッチ回路とを有し、ア
ドレス入力信号の変化を検出して内部クロックを発生さ
せ、前記アドレス入力信号の変化後一定時間、前記デコ
ーダバッファと前記センスアンプとな活性化するスタテ
ィック型半導体記憶装置において、前記デコーダバッフ
ァと前記センスアンプが活性化されているアドレス入力
レベル（ＶＡＮ）の範囲をＶ１’−Ｖｔｓ ＜ Ｖ２と
し、前記ラッチ回路がプリチャージ状態にあるアドレス
入力レベル（Ｖｉｓ）の範囲をＶａ＜ ＶＺＮ≦Ｖ４と
し、デコーダ出力が切り換わるアドレス入力レベル（Ｖ
’ＩＮ）を■５とする時、Ｖｌ （Ｖａ＜ Ｖ ｓ ＜
Ｖ ４ ＜ Ｖ２となる様に構成したことを特徴とす
るスタティック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111317A JPS60254485A (ja) | 1984-05-31 | 1984-05-31 | スタテイツク型半導体記憶装置 |
| US06/737,006 US4701889A (en) | 1984-05-31 | 1985-05-23 | Static semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111317A JPS60254485A (ja) | 1984-05-31 | 1984-05-31 | スタテイツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254485A true JPS60254485A (ja) | 1985-12-16 |
| JPH0461437B2 JPH0461437B2 (ja) | 1992-09-30 |
Family
ID=14558152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111317A Granted JPS60254485A (ja) | 1984-05-31 | 1984-05-31 | スタテイツク型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4701889A (ja) |
| JP (1) | JPS60254485A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS63318000A (ja) * | 1987-06-22 | 1988-12-26 | Matsushita Electronics Corp | スタチックｒａｍ回路 |
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|---|---|---|---|---|
| US5165039A (en) * | 1986-03-28 | 1992-11-17 | Texas Instruments Incorporated | Register file for bit slice processor with simultaneous accessing of plural memory array cells |
| JPS6381551A (ja) * | 1986-09-25 | 1988-04-12 | Sony Corp | メモリ装置 |
| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
| KR940002857B1 (ko) * | 1987-12-02 | 1994-04-04 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 메모리 장치 |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5200926A (en) * | 1987-12-28 | 1993-04-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2575449B2 (ja) * | 1988-02-18 | 1997-01-22 | 株式会社東芝 | 半導体メモリ装置 |
| US4922461A (en) * | 1988-03-30 | 1990-05-01 | Kabushiki Kaisha Toshiba | Static random access memory with address transition detector |
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| JPH0748307B2 (ja) * | 1989-06-08 | 1995-05-24 | 株式会社東芝 | 半導体メモリ装置 |
| DE69023556T2 (de) * | 1989-06-26 | 1996-07-18 | Nippon Electric Co | Halbleiterspeicher mit einem verbesserten Datenleseschema. |
| US5214610A (en) * | 1989-09-22 | 1993-05-25 | Texas Instruments Incorporated | Memory with selective address transition detection for cache operation |
| US5113373A (en) * | 1990-08-06 | 1992-05-12 | Advanced Micro Devices, Inc. | Power control circuit |
| JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Ｉｃメモリ回路 |
| US5297092A (en) * | 1992-06-03 | 1994-03-22 | Mips Computer Systems, Inc. | Sense amp for bit line sensing and data latching |
| ATE168214T1 (de) * | 1992-08-27 | 1998-07-15 | Siemens Ag | Schaltungsanordnung zum verstärken und halten von daten mit verschiedenen versorgungsspannungen |
| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
| JPH0721778A (ja) * | 1993-07-06 | 1995-01-24 | Hitachi Ltd | 半導体記憶装置とチェインメモリ装置及びデータ処理装置 |
| US6072738A (en) * | 1998-03-09 | 2000-06-06 | Lsi Logic Corporation | Cycle time reduction using an early precharge |
| US10074493B2 (en) * | 2016-11-21 | 2018-09-11 | Aeroflex Colorado Springs Inc. | Radiation-hardened break before make circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
| US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
| US4360903A (en) * | 1980-09-10 | 1982-11-23 | Mostek Corporation | Clocking system for a self-refreshed dynamic memory |
| US4338679A (en) * | 1980-12-24 | 1982-07-06 | Mostek Corporation | Row driver circuit for semiconductor memory |
-
1984
- 1984-05-31 JP JP59111317A patent/JPS60254485A/ja active Granted
-
1985
- 1985-05-23 US US06/737,006 patent/US4701889A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPH043035B2 (ja) * | 1986-01-20 | 1992-01-21 | ||
| JPS63318000A (ja) * | 1987-06-22 | 1988-12-26 | Matsushita Electronics Corp | スタチックｒａｍ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461437B2 (ja) | 1992-09-30 |
| US4701889A (en) | 1987-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |