HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
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Diese Erfindung betrifft einen Halbleiterspeicher und insbesondere eine
Ausleseschaltung eines statischen Speichers.
Beschreibung des Standes der Technik
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Eine bekannte Daten-Ausleseschaltung für einen statischen Speicher, die in dem
US-Patent 4,766,572 offenbart ist, ist auf der Basis des Wissens aufgebaut, daß ein
Signal, das aus einer Speicherzelle ausgelesen und durch einen Leseverstärker
verstärkt wird, über eine Daten-(Zwischen-)Speicherschaltung zu einer
Ausgangsschaltung übertragen wird, und die bei der Aktivierung der Daten-
(Zwischen-)Speicherschaltung auftretende Verzögerung auf eine solche Weise der
Hauptgrund für die Verzögerung einer Datenausgabe ist, daß sowohl das durch den
Leseverstärker verstärkte Signal als auch das Ausgangssignal der Daten-
(Zwischen-)Speicherschaltung einer Umschaltschaltung zugeführt werden, und
dann die Ausgabe der Umschaltschaltung zur Ausgangsschaltung geführt wird.
Während der Leseverstärker in Betrieb gehalten wird, läßt die Umschaltschaltung
eine Übertragung und Ausgabe des verstärkten Signals zu. Wenn der
Leseverstärker einmal deaktiviert ist, überträgt er die Ausgabe der Daten-
(Zwischen-)Speicherschaltung, um sie zur Ausgangsschaltung auszugeben. Somit
wird das Ausgangssignal am Datenausgangsanschluß des Speichers gehalten.
Anders ausgedrückt wird das verstärkte Signal vom Leseverstärker zur
Ausgangsschaltung geführt, bevor die Daten-(Zwischen-)Speicherschaltung in Betrieb
versetzt wird, und demgemäß tritt ein Ausgangssignal früher am Ausgangsanschluß
auf, was bewirkt, daß die Zeitperiode zwischen einem Zuordnen einer Adresse zum
Speicher und einem Auftreten einer Datenausgabe, d.h. die Zugriffszeit, kürzer wird.
Während die Ausgabe der Daten-(Zwischen-)Speicherschaltung übertragen wird,
trennt die Umschaltschaltung ihren Ausgangsanschluß vom Ausgangsanschluß des
Leseverstärkers, um zu verhindern, daß die Potentialänderung am
Ausgangsanschluß des Leseverstärkers, die aus der Deaktivierung des Leseverstärkers
resultiert,
die Ausgabe der Umschaltschaltung nachteilig beeinflußt, d.h. die zur
Ausgangsschaltung geführte Ausgabe der Daten-(Zwischen-)Speicherschaltung.
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Ein Erhöhen der Speicherkapazität und ein Verbessern der Arbeitsgeschwindigkeit
sind ohne Ende erforderlich. Auch ist die Auslesegeschwindigkeit des oben
angegebenen Standes der Technik heutzutage nicht zufriedenstellend.
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgaben der Erfindung
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Es ist eine Aufgabe, einen Halbleiterspeicher zu schaffen, der Daten mit hoher
Geschwindigkeit auslesen kann.
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Eine weitere Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher mit
einem verbesserten Aufbau einer Ausleseschaltung zu schaffen.
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Die vorliegende Erfindung basiert auf der Kenntnis der in dem US-Patent 4,766,572
offenbarten Auseseschaltung, die dann, wenn das verstärkte Signal vom
Leseverstärker über die Umschaltschaltung zur Ausgangsschaltung übertragen wird, wegen
der Umschaltschaltung eine beachtenswerte Verzögerung zum Ergebnis hat. Die
Umschaltschaltung führt zu einer Verlängerung der Daten-(Ausgangs-)Auslesezeit
um die Zeit, die für das Umschaltgatter benötigt wird, das die Übertragung des
verstärkten Signals zuläßt, um auf EIN zu schalten, addiert mit der Zeit, die das
verstärkte Signal dazu benötigt, durch das Übertragungsgatter zu laufen.
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Gemäß einem Ausführungsbeispiel der Erfindung sind Einrichtungen zum Trennen
des Ausgangsanschlusses des Leseverstärkers von einer Leistungsversorgung
vorgesehen, wenn sie deaktiviert ist, um zu verhindern, daß eine Veränderung des
Potentials des Ausgangsanschlusses induziert wird. Die Trenneinrichtung macht es
unnötig, ein Umschaltgatter zwischen dem Ausgangsanschluß des Leseverstärkers
und dem Eingangsanschluß der Ausgangsschaltung vorzusehen. Daher ist der
Ausgangsanschluß des Leseverstärkers direkt mit dem Eingangsanschluß der
Ausgangsschaltung verbunden, ohne daß ein Umschaltgatter dazwischengeschaltet ist.
Der Ausgangsanschluß des Leseverstärkers ist einerseits mit dem
Eingangsanschluß der Daten-(Zwischen-)Speicherschaltung verbunden, und der Ausgang der
Daten-(Zwischen-)Speicherschaltung ist mit dem Eingangsanschluß der
Ausgangsschaltung
über das Umschaltgatter der Umschaltschaltung verbunden. Wenn das
Umschaltgatter der Umschaltschaltung in einem EIN-Zustand ist, wird daher ein
Zustand hoher Impedanz zwischen dem Ausgangsanschluß des Leseverstärkers
und zwei Anschlüssen der Leistungsversorgung hergestellt.
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Der Halbleiterspeicher gemäß der Erfindung ist im Anspruch 1 definiert.
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Ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung ist im
Anspruch 2 definiert.
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Die Erfindung hat den Vorteil, daß das Ausgangssignal des Leseverstärkers ohne
irgendeine Verzögerung an die Ausgangsschaltung angelegt werden kann, und dies
nicht nur zu einem Verkürzen der Zeit beiträgt, die es dauert, bis das Auslesedatum
am Ausgangsanschluß der Ausgangsschaltung oder dem Datenausgangsanschluß
erscheint, sondern dadurch auch ein schnelleres Datenauslesen ermöglicht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die oben angegebenen und weitere Ziele, Merkmale und Vorteile dieser Erfindung
werden klarer durch Bezugnahme auf die folgende detaillierte Beschreibung der
Erfindung im Zusammenhang mit den beigefügten Zeichnungen, wobei:
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Fig. 1 ein Blockdiagramm eines Halbleiterspeichers gemäß dem Stand der
Technik ist;
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Fig. 2 ein schematisches Diagramm der Umschaltschaltung in Fig. 1 ist;
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Fig. 3 ein schematisches Diagramm der Speicherzellenmatrix in Fig. 1 ist;
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Fig. 4 ein Zeitdiagramm ist, das eine Ausleseoperation aus dem
Halbleiterspeicher nach dem Stand der Technik darstellt;
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Fig. 5 ein Blockdiagramm eines ersten Ausführungsbeispiels des die
vorhegende Erfindung verkörpernden Halbleiterspeichers ist;
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Fig. 6 ein schematisches Schaltungsdiagramm der Speicherzellenmatrix in
Fig. 5 ist;
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Fig. 7 ein schematisches Diagramm der Umschaltschaltung in Fig. 5 ist;
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Fig. 8 ein Zeitdiagramm ist, das eine Ausleseoperation aus dem
Halbleiterspeicher in Fig. 5 darstellt;
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Fig. 9 ein Schaltungsdiagramm ist, das schematisch die
Speicherzellenmatrix darstellt, die ein Bauteil eines zweiten Ausführungsbeispiels der
vorliegenden Erfindung ist;
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Fig. 10 ein schematisches Diagramm der
Daten-(Zwischen-)Speicherschaltung ist, die ein Bauteil des zweiten Ausführungsbeispiels ist; und
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Fig. 11 ein schematisches Diagramm der Umschaltschaltung ist, die ein
Bauteil des zweiten Ausführungsbeispiels ist.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Nachfolgend wird anhand des Betriebs der Speicher-Ausleseschaltung nach dem
Stand der Technik, die im US-Patent 4,766,572 offenbart ist, der die vorliegende
Erfindung enthaltende Teil unter Bezugnahme auf die Fig. 1 bis 4 beschrieben. Der
andere Teil ist im selben US-Patent detailliert dargestellt. Gemäß den Fig. 1 und 4
erfaßt ein Adressenpuffer 101 eine Änderung eines Adressensignals Ai und gibt ein
Adressenänderungs-Erfassungssignal φi für eine gewisse Periode, wie
beispielsweise 10 ns, zu einem Taktgenerator 113 aus, und gibt zur selben Zeit komplementäre
Adressenpuffersignale Ai' und zu einem X-Decodierer 105 und einem Y-
Decodierer 106 aus. Ein Chip-Auswahlpuffer 102 gibt auf ein Empfangen eines
Chip-Auswahlsignals hin ein Chipauswahl-Änderungssignal φCS für eine gewisse
Periode zum Taktgenerator 113 aus und gibt gleichzeitig ein Chipauswahl-
Puffersignal zu einer Dateneingangs-Steuerschaltung 108 und einer
Datenausgangs-Steuerschaltung 112 aus. Wenn kein Schreib-Freigabesignal WE eingegeben
wird, aktivieren ein Signal WE' von einem Schreib-Freigabepuffer und das Signal
die Daten-Steuerschaltung 112, die das Eingangssignal ausgibt, das an ihrem
Eingangsende von ihrem Ausgangsanschluß DOUT empfangen wird. Wenn ein
Schreib-Freigabesignal eingegeben wird, gibt ein Schreib-Freigabepuffer 104
aus, ohne WE' auszugeben. Somit ist die Datenausgangs-Steuerschaltung 112
nicht in Betrieb. Statt dessen ist die Dateneingangs-Steuerschaltung 108 in Betrieb
und an einen Dateneingangsanschluß DIN angelegt. Die komplementären
Dateneingangs-Puffersignale D'IN und , die in einem Dateneingangspuffer 103 erzeugt
werden, werden von dort zur Speicherzellenmatrix 109 geführt. Ein Taktgenerator
113 empfängt zwei Änderungs-Erfassungssignale φi und φCS und erzeugt in Folge
vier Steuersignale φX, φS, φSW und φL, wie es in Fig. 4 gezeigt ist. Der Taktgenerator
erzeugt zuerst ein Wortleitungs-Aktivierungssignal φX, das zu einer Wortleitungs-
Treiberschaltung 107 geführt wird. Nach dem Verstreichen einer gewissen Periode,
erzeugt er ein Lese-Freigabesignal φS, das einen Leseverstärker in der
Speicherzellen matrix 109 aktiviert. Nach dem Verstreichen einer weiteren gewissen Periode
veranlaßt er auch, daß ein Umschaltsignal φSW ansteigt und führt das resultierende
Signal zur Umschaltschaltung 114. Nach dem Verstreichen einer weiteren gewissen
Periode gibt er schließlich ein Daten-(Zwischen-)Speichersignal φL zur
Daten(Zwischen-)Speicherschaltung 110 aus, die in Betrieb ist. Die vier Steuersignale φL,
φS, φSW und φX fallen in Folge ab.
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Die Wortleitungs-Treiberschaltung 107 führt so lange, wie das Wortleitungs-
Aktivierungssignal φX auf hohem Pegel bleibt, ein X-Adressensignal Xi von einem X-
Adressendecodierer 105 zu einer Worteitung Wi. Gemäß Fig. 3 wird in der
Speicherzellenmatrix 109 jedes Bitleitungspaar BL0, , ..., BLi, , ... über einen p-
Kanal-Vorladetransistor Q&sub9;&sub1; von einer Leistungsversorgung Vcc auf einen hohen
Pegel vorgeladen. Ein Y-Adressensignal Y vom Y-Adressendecodierer 106
veranlaßt, daß eines der CMOS-Übertragungsgatter 902, 902 EIN-schaltet und eines der
Bitleitungspaare (bei diesem Stand der Technik BI&sub1; und BL&sub1;) mit einem Paar von
Datenleitungen DB und des Leseverstärkers 903 verbunden wird. Als Ergebnis
schalten beide Eingangstransistoren Q&sub8;&sub0; und Q&sub8;&sub1; einen Leseverstärker 903 EIN. Da
jedoch das Aktivierungssignal φS auf niedrigem Pegel ist, ist ein n-Kanal-Transistor
Q&sub8;&sub2; in einem AUS-Zustand, und somit fließt kein Strom. Eine elektrische Ladung
wird von der Leistungsversorgung Vcc über p-Kanal-Transistoren Q&sub8;&sub3; und Q&sub8;&sub4;
zugeführt, die verbunden sind, um eine Stromspiegelschaltungs-Ausgabe zu bilden, und
somit ist der Ausgangsanschluß des Eingangstransistors Q&sub8;&sub0; auf hohem Pegel.
Diese wird von einem n-Kanal-Transistor Q&sub8;&sub6; eines Inverters empfangen, der in
einem EIN-Zustand ist. Demgemäß ist der Ausgangsanschluß des Inverters, d.h. der
Ausgangsanschluß RB des Leseverstärkers 903, auf niedrigem Pegel. Der Anstieg
des Wortleitungs-Aktivierungssignals φX veranlaßt, daß ein X-Adressensignal Xi zur
Worteitung W&sub1; geführt wird, und in Folge wird eine Speicherzelle 901 ausgewählt. In
Antwort auf diese Speicherinhalte ändert sich ein Paar von Bitleitungen BLi und
bezüglich des Potentials. Nimmt man nun an, daß sich BLi zu einem niedrigen
Pegel ändert, und daß BLi auf hohem Pegel gehalten wird, dann veranlaßt, wie es in
Fig. 4 gezeigt ist, eine Änderung von φX eine Änderung der Biteitung . Während
die Datenleitung DB des Leseverstärkers 903 auf hohem Pegel bleibt, geht zu
einem niedrigen Pegel über, der Eingangstransistor Q&sub8;&sub0; schaltet EIN, und der
Eingangstransistor Q&sub8;&sub1; schaltet AUS. Dann steigt das Leseverstärker-
Aktivierungssignal φS an, was zu einem Aktivieren des Transistors Q&sub8;&sub2; führt, um auf
EIN zu schalten, was in Folge in einer Änderung des Ausgangsanschlusses des
Eingangstransistors Q&sub8;&sub0; auf einen niedrigen Pegel, einem Ausschalten des n-Kanal-
Transistors Q&sub8;&sub6; und einem Einschalten des p-Kanal-Transistors Q&sub8;&sub5; des lnverters
und einem Anlegen des hohen Pegels der Leistungsversorgung Vcc an den
Ausgangsanschluß RB resultiert. Auf diese Weise werden die Ausgangsdaten der
ausgewählten Zelle innerhalb der Speicherzellenmatrix 109 durch den Leseverstärker
903 verstärkt und als verstärktes Signal RB ausgegeben. Das Ausgangssignal RB
des Leseverstärkers wird sowohl zur Daten-(Zwischen-)Speicherschaltung 110 als
auch zur Umschaltschaltung 114 geführt. In Antwort auf das Daten-
(Zwischen-)Speichersignal φL wird die Daten-(Zwischen-)Speicherschaltung 110
aktiviert, und ihre Ausgabe LB steigt an. Auch gemäß Fig. 2 werden sowohl die
Ausgabe RB des Leseverstärkers als auch die Ausgabe LB der Daten-
(Zwischen-)Speicherschaltung in die Umschaltschaltung 114 eingegeben. In der
Umschaltschaltung 114 wird jede Eingabe mit einer gemeinsamen Ausgabe SB
über das erste CMOS-Übertragungsgatter verbunden, das aus einem n-Kanal-
Transistor Q&sub2;&sub0; und einem p-Kanal-Transistor Q&sub2;&sub1; besteht, und über das zweite
CMOS-Übertragungsgatter, das aus einem n-Kanal-Transistor Q&sub2;&sub3; und einem p-
Kanal-Tranistor Q&sub2;&sub4; besteht. Während das Umschalt-Steuersignals auf
niedrigem Pegel gehalten wird (bevor es ansteigt), ist das zweite CMOS-
Übertragungsgatter in einem EIN-Zustand, und somit wird das Signal LB von der
Daten-(Zwischen-)Speicherschaltung als Umschaltausgabe SB zur
Datenausgangsschaltung 112 geführt. Ein Ansteigen (eine Änderung auf hohen Pegel) des
Umschalt-Steuersignals φSW veranlaßt das zweite CMOS-Übertragungsgatter AUS
zu schalten, und statt dessen schaltet das erste CMOS-Übertragungsgatter EIN,
und somit wird ein Signal RB von dem Leseverstärker als Umschaltausgabe SB zur
Datenausgangsschaltung 112 geführt. Wie es in Fig. 4 gezeigt ist, steigt in Antwort
auf die Leseverstärkerausgabe RB die Umschaltausgabe SB an, und in Folge
steigen auch Ausgangsdaten DOUT an und werden als Daten hohen Pegels
ausgegeben. Nachdem ein Daten-(Zwischen-)Speichersignal φL abgefallen ist, hält die
Daten-(Zwischen-)Speicherschaltung 110 ihre Ausgabe LB noch auf hohem Pegel.
Dann veranlaßt ein nacheilendes Umschalt-Steuersignal φSW, daß das erste und
das zweite CMOS-Übertragungsgatter der Umschaltschaltung 114 auf AUS bzw.
EIN schaltet, und somit wird die Umschaltausgabe SB (die Eingaben in die
Datenausgangsschaltung 110 entspricht) von der Leseverstärkerausgabe RB in die
(Zwischen-)Speicherschaltungsausgabe LB umgeschaltet. Ihre Dateninhalte (hoher
Pegel) bleiben jedoch unverändert. Dann fällt das Leseverstärker-Aktivierungssignal
φS ab und veranlaßt, daß der Transistor Q&sub8;&sub2; im Leseverstärker 903 (Fig. 3) AUS
schaltet, was in einem Zurückkehren der Ausgabe des Transistors Q&sub8;&sub0; zu einem
hohen Pegel resultiert, was dazu führt, daß die Leseverstärkerausgabe RB zu
einem niedrigen Pegel übergeht. Durch diese Änderung von RB wird jedoch aufgrund
dessen, daß das erste CMOS-Übertragungsgatter der Umschaltschaltung 114 in
einem AUS-Zustand ist, die Umschaltschaltungsausgabe SB nicht beeinflußt, und
daher bleiben sowohl die (Zwischen-)Speicherausgabe LB als auch die
Datenausgangsschaltung 112 unverändert.
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Gemäß Fig. 4 beginnt ein Auslesen der Datenausgabe DOUT unter der Zeitgabe, die
durch die Zeit bestimmt wird, wenn eine Eingabe der Datenausgangsschaltung
(Umschaltausgabe SB bei diesem Stand der Technik) beginnt, sich zu ändern. Eine
Ausleseausgabe aus der Speicherzellenmatrix, d.h. eine Leseverstärkerausgabe
RB, beginnt, sich eine Periode D&sub0; früher zu ändern, als es die Umschaltausgabe SB
tut. Anders ausgedrückt hat dieser Stand der Technik einen Nachteil, der darin
besteht, daß eine Eingabe in die Datenausgangsschaltung in bezug auf das
Datenauslesen vom Leseverstärker um eine Periode D&sub0; verzögert ist. Diese Verzögerung D
wird als D&sub1; + D&sub4; ausgedrückt, wobei D&sub1; die Verzögerung bis zum Anstieg des
Umschaltsignals φSW ist, und D&sub4; die Zeit ist, die es dauert, bis das erste CMOS-
Transistorgatter der Umschaltschaltung 114 auf EIN schaltet und darauffolgend für
die Leseverstärkerausgabe RB für eine Übertragung dadurch. Unter der Annahme,
daß der Ersatz- bzw. Verlustwiderstand, wenn beide Transistoren Q&sub2;&sub0; und Q&sub2;&sub1; in
Fig. 2, die das erste CMOS-Übertragungsgatter bilden, im EIN-Zustand sind, 1 kΩ
ist, und die Kapazität der Umschaltausgangs-Busleitung SB 3 pF ist, dann beläuft
sich die Verzögerungszeit, die durch das Laufen des Signals durch das erste
CMOS-Übertragungsgatter induziert wird, auf etwa 3 ns. Es ist zu beachten, daß
beim Vergleichen der Zugriffszeit des Halbleiterspeichers die Verzögerung D&sub0; unter
der Annahme von beispielsweise 30 ns beachtlich ist.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Unter Bezugnahme auf die Fig. 5 bis 8 wird nachfolgend ein erstes
Ausführungsbeispiel der Erfindung beschrieben.
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Gemäß den Fig. 5 und 6 ist das erste Ausführungsbeispiel vom in den Fig. 1 bis 3
dargestellten Stand der Technik bezüglich folgender Aspekte unterschiedlich: Der
Aufbau eines Leseverstärkers 503 innerhalb einer Speicherzellenmatrix 509, der
Aufbau einer Umschaltschaltung 514 und die direkte Verbindung des
Leseverstärkerausgangs RB mit einer Datenausgangsschaltung 112. Entsprechende Teile oder
Komponenten sind mit denselben Bezugszeichen bezeichnet, und ihre
Beschreibung ist weggelassen.
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Der Leseverstärker 503 des ersten Ausführungsbeispiels, das diagrammäßig
schematisch in Fig. 6 gezeigt ist, besteht aus Eingangs-n-Kanal-Transistoren Q&sub5;&sub0; und
Q&sub5;&sub1;, deren Gate-Anschlüsse mit einem Paar von Daten leitungen DB bzw.
verbunden sind; Eingangs-p-Kanal-Transistoren Q&sub5;&sub3; und Q&sub5;&sub4;, die mit den Ausgängen
der Transistoren Q&sub5;&sub0; bzw. Q&sub5;&sub1; verbunden sind und eine Stromspiegelschaltung
bilden; und einem Aktivierungs-n-Kanal-Transistor Q&sub5;&sub2;, dessen Gate-Anschluß ein
Leseverstärker-Aktivierungssignal φS empfängt, und dessen andere Elektroden
jeweils mit dem gemeinsamen Anschluß der Eingangstransistoren Q&sub5;&sub0; und Q&sub5;&sub1; bzw.
Erde verbunden sind; und einem Unterbrechungs-p-Kanal-Transistor Q&sub5;&sub5;, dessen
Gate-Anschluß das Leseverstärker-Aktivierungssignal φS über einen Inverter 400
empfängt, und dessen andere Elektroden jeweils mit dem gemeinsamen Source-
Anschluß der p-Kanal-Transistoren Q&sub5;&sub3; und Q&sub5;&sub4; bzw. der Leistungsversorgung Vcc
verbunden sind. Somit erfolgt eine Verstärkerausgabe RB vom Ausgangsanschluß
des Eingangstransistors Q&sub5;&sub1;. Wenn ein Freigabesignal φS auf hohem Pegel gehalten
wird, sind die Transistoren Q&sub5;&sub2; und Q&sub5;&sub4; im EIN-Zustand, und somit wird der
Leseverstärker im aktivierten Zustand gehalten, während welchem Auslesedaten von
den Speicherzellen auf Datenbusleitungen DB und verstärkt werden, und die
verstärkten Daten werden am Leseverstärker-Ausgang RB ausgegeben. Wenn das
Lese-Freigabesignal φS auf niedrigem Pegel gehalten wird, sind sowohl der n-Kanal-
Transistor Q&sub5;&sub2; als auch der p-kanal-Transistor Q&sub5;&sub5; im AUS-Zustand, so daß eine
hohe lmpedanz zwischen dem Leseverstärkerausgang RB und der
Leistungsversorgung Vcc bzw. Erde GND steht. Das Potential des Leseverstärkerausgangs RB
bleibt daher unverändert, selbst wenn sich φS auf einen niedrigen Pegel ändert, und
in Folge wird die Datenausgangsschaltung 112 nicht beeinflußt. Gemäß der
vorliegenden
Erfindung kann aus diesem Grund der Leseverstärkerausgang RB direkt mit
der Datenausgangsschaltung 112 verbunden werden, ohne daß es nötig ist, sie
über das Übertragungsgatter zu verbinden. Die Umschaltschaltung 514 besteht
daher, wie es in Fig. 7 gezeigt ist, nur aus Transistoren Q&sub2;&sub3;, Q&sub2;&sub4;, die das zweite
CMOS-Übertragungsgatter bilden, und einem Inverter 250, d.h. jene verbleiben als
Ergebnis des Entfernens von Q&sub2;&sub3;, Q&sub2;&sub4;, die das zweite CMOS-Übertragungsgatter
von der in Fig. 2 gezeigten Umschaltschaltung nach dem Stand der Technik bilden.
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Im folgenden wird auch die Ausleseoperation dieses Beispiels unter Bezugnahme
auf das in Fig. 8 gezeigte Zeitdiagramm beschrieben.
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Wenn der Halbleiterspeicher eine Auswahl auf einen niedrigen Pegel für das
Chipauswahl-Eingangssignals ausführt, ändern sich ein Adressendecodierer-
Ausgangssignal Xi und ein Adressendecodierer-Ausgangssignal Yj mit einem sich
ändernden Adressensignal A&sub1;. Ändert sich das Adressensignal Ai einmal, wird ein
Adressenänderungs-Erfassungssignal φi erzeugt, was in einem sequentiellen
Anstieg (von niedrigem Pegel zu hohem Pegel) des Wortleitungs-Taktsignals φX, was
ein Steuersignal φSW ein Lese-Freigabesignals φS und ein Daten-
(Zwischen-)Speichersignals φL umschaltet. Ein Anstieg des Wortleitungs-
Aktivierungssignals φX führt dazu, daß die Wortleitung Wi, zu der ein
Adressendecodierer-Ausgangssignal Xi, und sonst keines, zugeführt wird, von niedrigem Pegel
zu hohem Pegel ansteigt, wodurch in der Speicherzelle 901 gehaltene Daten
beginnen, auf Bitleitungen BL, zu erscheinen. Andererseits wird nur ein
Adressendecodierer-Ausgangssignal Yj ausgewählt, und in Folge wird das einzige
Übertragungsgatter 902 geöffnet. Als Ergebnis werden nur die Daten der Speicherzelle 901
zu den Datenbusleitungen DB, des Leseverstärkers 503 übertragen. Ein
Ansteigen des Lese-Freigabesignals φS führt zu einem Aktivieren des Leseverstärkers
503, und in Folge erscheinen Daten, die den Speicherzellendaten entsprechen, an
den Auslesedaten RB des Leseausgangs.
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Etwas vor dem Auftreten der Speicherdaten bei Auslesedaten RB steigt ein
Umschalt-Steuersignal φSW an, was veranlaßt, daß Übertragungsgatter-Transistoren
Q&sub2;&sub3;, Q&sub2;&sub4; zwischen dem Ausgang LB des Daten-(Zwischen-)Speichers 110 und dem
(Zwischen-)Speicherausgang SB, d.h. ein Eingang der Datenausgangsschaltung
112, auf AUS schalten. Demgemäß treten Auslesedaten über den Leseverstärker
503 auf Auslesedaten RB vom Leseverstärker auf und werden direkt zu der
Datenausgangs-Steuerschaltung 112 geführt, ohne daß sie durch
(Zwischen-)Speicherdaten
LB gestört werden. Dann werden Daten DOUT mit derselben Phase wie jener
der Auslesedaten RB an den Datenausgangsanschluß ausgegeben. Andererseits
steigt ein Daten-(Zwischen-)Speichersignal φL nach Verstreichen einer
ausreichenden Zeit an, die dem Auftreten von Auslesedaten an Ausesedaten RB folgt. Ein
Grund für ein Verzögern der Zeit des Daten-(Zwischen-)Speichersignals φL besteht
darin, einen Fehler aufgrund von Rauschimpulsen zu vermeiden, die
möglicherweise beim Adressensignal Ai auftreten können. Ein Ansteigen des Daten-
(Zwischen-)Speichersignals φL führt im Daten-(Zwischen-)Speicher 110 dazu, daß
sich das Übertragungsgatter 226 öffnet, und ausgelesene Leseverstärker-
Ausgangsdaten RB werden in eine Flip-Flop-Schaltung 227 (zwischen-)gespeichert,
und Daten mit derselben Phase wie die Ausesedaten RB werden zu
(Zwischen-)Speicherdaten LB ausgegeben. Dann werden, nachdem die oben
angegebenen Ausseschritte des Datenausgangs DOUT beendet sind, ein sequentieller
Abfall des Daten-(Zwischen-)Speichersignals φL, des Lese-Freigabesignals φS, des
Umschalt-Steuersignals φSW und des Wortleitungs-Aktivierungssignals φX veranlaßt,
wodurch eine serielle Ausleseoperation beendet wird. Der Abfall des Lese-
Freigabesignals φS schaltet die Transistoren Q&sub5;&sub2; und Q&sub5;&sub5; AUS, so daß der
Leseverstärker 503 wieder in einen Zustand hoher Impedanz gelangt. Darauffolgend
veranlaßt ein Abfall des Umschalt-Steuersignals φSW, daß die Übertragungsgatter-
Transistoren Q&sub2;&sub3;, Q&sub2;&sub4; der Umschaltschaltung 514 auf EIN schalten, so daß die
Daten-(Zwischen-)Speicherausgabe LB mit dem Eingang der Datenausgangsschaltung
112 verbunden wird. Die Übertragungsgatter-Transistoren Q&sub2;&sub3;, Q&sub2;&sub4; sind im EIN-
Zustand, und somit wird der (Zwischen-)Speicherausgang LB auch mit dem
Leseverstärkerausgang RB verbunden. Im Leseverstärker 503 ist jedoch der
Ausgangsanschluß RB in einem getrennten Zustand gegenüber Erde GND und der
Leistungsversorgung Vcc und somit unverändert bezüglich des Potentials, und in Folge
werden die (Zwischen-)Speicherdaten LB nicht beeinflußt. Als Ergebnis kann der
Leseverstärkerausgang RB direkt an die Datenausgangsschaltung angelegt
werden, was zuläßt, daß eine Verzögerung D&sub0; der Zugriffszeit aufgrund eines
Zwischenschaltens des Übertragungsgatters der Umschaltschaltung nach dem Stand
der Technik verschwindet.
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Wie es oben beschrieben ist, kann gemäß der vorliegenden Erfindung eine
Halbleiterspeichervorrichtung hoher Geschwindigkeit, die eine kurze Zugriffszeit zuläßt,
durch den Aufbau realisiert werden, daß, während ein Leseverstärker im
Nichtbetriebszustand bleibt, gleichzeitig ein Leseverstärker in einem Zustand hoher
Impedanz gehalten wird, wie es oben beschrieben ist, um das Übertragungsgatter auf
der Leitung zu eliminieren, das ein Zeitverzögerungselement oder -faktor ist, das
bzw. der in der Zugriffszeit enthalten ist.
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Unter Bezugnahme auf die Fig. 9 bis 11 wird ein zweites Ausführungsbeispiel der
Erfindung beschrieben.
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Dafür, daß ein duales Auslesen zugelassen wird, weist das zweite
Ausführungsbeispiel einen Leseverstärker 1202 (Fig. 9) der Speicherzellenmatrix 1201, einen
Daten-(Zwischen-)Speicher 1301 (Fig. 10) und eine Umschaltschaltung 1401 (Fig. 11)
auf, die jeweils anstelle des Leseverstärkers 503 der Speicherzellenmatrix 509, des
Daten-(Zwischen-)Speichers 110 bzw. der Umschaltschaltung 514 im Beispiel 1
vorgesehen sind. Der Leseverstärker 1202, wie er diagrammäßig schematisch in
Fig. 9 dargestellt ist, ist eine Paralelschaltung aus zwei Leseverstärkern 503, die im
ersten Ausführungsbeispiel angegeben sind, so daß zwei Typen von Datenleitungen
DB, in invertierter Beziehung verbunden sind, um zuzulassen, daß
Auslesedaten von dem Leseverstärker, komplementäre Signale bilden, d.h. eine positive
Phase RB und eine inverse Phase . Dieser Aufbau läßt, verglichen mit Beispiel 1,
eine Realisierung einer schnellen Zugriffszeit zu. Ähnlich dazu sind der
Daten(Zwischen-)Speicher 1301 und die Umschaltschaltung 1401, wie sie diagrammäßig
schematisch in Fig. 10 bzw. 11 dargestellt sind, Parallelschaltungen aus zwei
Daten-(Zwischen-)Speichern 110 bzw. Umschaltschaltungen 514, wie sie im ersten
Ausführungsbeispiel angegeben sind. Die Leseverstärker-Auslesedaten RB,
werden parallel an die (Zwischen-)Speicherschaltung 1301 angelegt und mit
Umschaltausgängen SB, verbunden. (Zwischen-)Speicherausgänge LB, werden
parallel in die Umschaltschaltung 1401 eingegeben. Wie das erste
Ausführungsbeispiel erlaubt das zweite Ausführungsbeispiel eine Realisierung einer
Halbleiterspeichervorrichtung mit einer Zugriffszeit hoher Geschwindigkeit durch den Aufbau zum
Erzeugen eines derartigen Zustandes, daß Übertragungsgatter auf den Leitungen
entfernt sind, die die Zugriffszeit beeinträchtigen.
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Wie es oben beschrieben ist, erlaubt die Erfindung eine Realisierung einer kürzeren
Zugriffszeit mittels des Aufbaus, daß, während Daten eines Daten-
(Zwischen-)Speichers ausgegeben werden, ein Leseverstärker in einem solchen
Zustand hoher Impedanz gehalten wird, so daß Übertrag ungsgatter auf den
Leitungen, die ein Zeitverzögerungselement oder ein -faktor, das bzw. der bei der
Zugriffszeit eine Rolle spielt, im wesentlichen eliminiert wurden.