DE3855363T2

DE3855363T2 - Halbleiterspeichersystem

Info

Publication number: DE3855363T2
Application number: DE3855363T
Authority: DE
Inventors: Shigeo C O Patent Divi Ohshima; Hiroshi C O Patent Divi Sahara; Haruki C O Patent Divisio Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-02
Filing date: 1988-11-02
Publication date: 1996-11-21
Anticipated expiration: 2008-11-03
Also published as: KR910009436B1; DE3855363D1; KR890008822A; US5107464A; EP0315157B1; EP0315157A2; JPH01119995A; US4951253A; EP0315157A3

Description

Diese Erfindung betrifft ein Halbleiterspeichersystem gemäß dem Oberbegriff des Anspruchs 1. Ein derartiger Haibleiterspeicher ist von C. Schünemann in "Ring Counter Addressed Monolithic Memory Matrix", veröffentlicht in dem IBM Technical Disclosure Bulletin, Vol. 11, Nr. 2, Juli 1968, Seite 215, bekannt. Eine Schaltungsimplementierung von schmelzbaren redundanten Adressen auf RAMs für eine Produktivitätsverbesserung ist in dem IBM Journal of Research and Development, Vol 24, Mai 1980, Nr. 3, New York, USA, offenbart.
Ein Halbleiterspeichersystem des Typs, bei dem auf die Spalten seriell zugegriffen wird, war bekannt. Ein Beispiel dieses Typs von Speichersystem verwendet ein Schieberegister für die Spaltenwählschaltungen. Dies wird nachstehend unter Bezugnahme auf Figur 1 beschrieben. In der Figur bezeichnen die Bezugszeichen 511 bis 51n Spalten (bestehend aus Bitleitungspaaren oder Datenregistern) und die Bezugszeichen D und D gepaarte Datenleitungen. Spaltenwählgatter 61&sub1; bis 61n sind für eine Verbindung der Spalten 511 bis 51n mit den Datenleitungen vorgesehen. Spaltenwählschaltungen 711 bis 71n sind mit einem Schieberegister konstruiert. Ausgangssignale C1 bis Cn werden für zwei Arten von Signalen verwendet, nämlich Spaltenwählsignale zum Freigeben von Spaltenwählgattern 611 bis 61n und Einstellsignale zum Ansteuern der nachfolgenden Stufen 711 bis 71n in dem Schieberegister in dem nächsten Zugriffszyklus. Eine Eingabe/Ausgabe-Ansteuerschaltung 81 ist zum Ausführen der Einschreibe- und Leseoperation von Daten zwischen gepaarten Datenleitungen D und D und einem Eingabe-/Ausgabe-Anschluß DQ vorgesehen. Eine Startadressen-Einstellschaltung 82 ist zum Einstellen von Schieberegistern 711 bis 71n gemäß einer Startadresse vorgesehen.
Nachdem beispielsweise eine Spaltenwählschaltung 71&sub1; zunächst durch eine Startadressen-Einstellschaltung 82 eingestellt worden ist, werden diese Schaltungen 711 bis 71n nacheinander synchron mit Taktimpulsen für eine Speichersystemsteuerung, die extern und seriell angelegt werden, angesteuert. Im Ansprechen auf einen Taktimpuls wird eine Spaltenwählschaltung 71&sub1; angesteuert, um ein Signal C1 zu erzeugen. Das erzeugte Signal gibt das Spaltenwählgatter 61&sub1; frei, um die Verbindung zwischen einer Spalte 51&sub1; und gepaarten Datenleitungen D und D einzustellen. Das erzeugte Signal C1 stellt ferner die Spaltenwählschaltung 71&sub2; der nächsten Stufe für den nächsten Zugriffszyklus ein. Im Ansprechen auf den nächsten Taktimpuls wird die Spaltenwählschaltung 71&sub2; der nächsten Stufe angesteuert, um ein Signal C2 zu erzeugen. Das erzeugte Signal C2 gibt das Spaltenwählgatter 612 frei, um die Verbindung zwischen einer Spalte 51&sub2; und gepaarten Datenleitungen D und D einzustellen. Das erzeugte Signal C2 stellt ferner die Spaltenwählschaltung 71&sub3; der nächsten Stufe für den nächsten Zugriffszyklus ein. In dieser Weise werden Spaltenwählschaltungen 711 bis 71n in sukzessiver Reihenfolge synchron mit ankommenden Taktsignalen freigegeben und demzufolge wird auf die Spalten 711 bis 71n seriell zugegriffen.
Um dieses Problem zu behandeln kann eine redundante Spalte verwendet werden. In dem Speichersystem, welches wie in Figur 1 gezeigt angeordnet ist, ist es allerdings unmöglich, die redundante Spalte zu verwenden. Der Grund dafür ist wie folgt. Im Fall, daß beispielsweise die Spalte 512 defekt ist und durch eine redundante Spalte ersetzt wird, muß eine defekte Spalte 512 ungültig gemacht werden, indem ein Spaltenwählgatter 61&sub2; deaktiviert wird. Um dieses Gatter zu deaktivieren muß der Betrieb des Schieberegisters, welches die Spaltenwählschaltungen 71&sub2; umfaßt, gestoppt werden. Wenn der Betrieb dieses Schieberegisters gestoppt wird, kann das Schieberegister 71&sub3; der nächsten Stufe nicht angesteuert werden. Dies zeigt, daß der obige serielle Zugriff dieses Speichersystems unmöglich ist.
Demzufolge ist es eine Aufgabe dieser Erfindung, ein Halbleiterspeichersystem des Typs mit seriellem Spaltenzugriff bereitzustellen, welches eine Verwendung der redundanten Spalte erlaubt.
Gemäß der vorliegenden Erfindung ist ein Halbleiterspeichersystem des eingangs definierten Typs vorgesehen, welches die kennzeichnenden Merkmale des Anspruchs 1 umfaßt.
Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen aufgeführt.
In dem so ausgeführten Speichersystem ist das redundante Datenleitungspaar getrennt von dem regulären Datenleitungspaar vorgesehen, während es über das Wählgatter für die redundante Spalte mit der redundanten Spalte verbunden wird. Dieses Merkmal erlaubt die Installation der redundanten Spalte in dem Speichersystem.
Ferner umfaßt das Speichersystem gemäß dieser Erfindung den Adreßzähler zum Überwachen der Adreßdaten, eine Defektadressen-Erfassungsschaltung zum Erfassen einer defekten Adresse aus dem Ausgangssignal des Adreßzählers, die Wählschaltung für die redundante Spalte zum Wählen einer redundanten Spalte zur Zeit einer defekten Adresse, und die Wählschaltung für redundante Daten zum Umschalten der Datenleitung, die mit der Dateneingabe-/Ausgabe- Ansteuerschaltung verbunden ist, von den regulären Datenleitungen auf die redundanten Datenleitungen in einem Wählmodus für die redundante Spalte. Mit dieser Schaltungsausführung werden die regulären Datenleitungen in einem Wählmodus für die redundante Spalte von der Dateneingabe-/Ausgabe-Ansteuerschaltung getrennt. Selbst wenn das Schieberegister arbeitet und das Wählgate für die defekte Spalte freigegeben wird, um eine Verbindung der defekten Spalte mit den regulären Datenleitungen einzustellen, wird deshalb der fehlerhafte Datenwert von der defekten Spalte niemals ausgegeben. Ferner ist das Schieberegister unabhängig von der Erfassung einer defekten Spalte betreibbar.
Diese Erfindung läßt sich eingehender aus der folgenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Figur 1 ein Blockschaltbild eines herkömmlichen Speichersystems des Typs mit seriellem Spaltenzugriff;
Figur 2 ein Blockschaltbild eines Speichersystems des Typs mit seriellem Spaltenzugriff, das eine Ausführungsform dieser Erfindung ist;
Figur 3 eine Wellenform eines Taktimpulses, der in dem Speichersystem aus Figur 2 verwendet wird;
Figur 4 ein Schaltbild, welches die Spalten und die Spaltenwählgatter in dem Speichersystem aus Figur 2 zeigt;
Figur 5 ein anderes Schaltbild, das die Spalten und Spaltenwählgatter in dem Speichersystem aus Figur 2 zeigt;
Figur 6 ein Schaltbild, welches die Spaltenwählschaltung und die Startadressen-Einstellschaltung in dem Speichersystem aus Figur 2 zeigt;
Figuren 7A bis 7C einen Satz von Wellenformen von Steuersignalen, die in der Schaltung der Figur 6 verwendet werden;
Figur 8 ein Schaltbild eines Erfassungssystems für defekte Adressen, welches in dem Speichersystem aus Figur 2 verwendet wird; und
Figur 9 ein Schaltbild der Defektadressen- Erfassungsschaltung, die in dem Erfassungssystem für defekte Adressen verwendet wird.
Ein Halbleiterspeichersystem des seriellen Spaltenzugriffstyps gemäß dieser Erfindung wird nachstehend unter Bezugnahme auf die beliegenden Zeichnungen beschrieben.
In Figur 2, die das Speichersystem als eine erste Ausführungsform dieser Erfindung zeigt, bezeichnen Bezugszeichen 51i bis 51n Spalten (bestehend aus Bitleitungspaaren oder Datenregistern) und Bezugszeichen D und D gepaarte reguläre Datenleitungen. Spaltenwählgatter 11&sub1; bis 11n verbinden die Spalten 511bis 51n mit den regulären Datenleitungen D und D. Spaltenwählschaltungen 211 bis 21n sind aus Schieberegistern gebildet. Ausgangssignale C1 bis Cn werden für zwei Arten von Signalen verwendet, nämlich für Spaltenwählsignale zum Aktivieren bzw. Freigeben von Spaltenwählgattern 111 bis 11n und Einstellsignale zum Betreiben der nachfolgenden Schieberegister 211 bis 21n in dem nächsten Zugriffszyklus. Ein Wählgatter 15 für eine redundante Spalte ist vorgesehen, um die redundante Spalte 55 und redundante Datenleitungen SD und SD zu verbinden. Eine Wählschaltung 25 für die redundante Spalte erzeugt ein Wählsignal für die redundante Spalte zum Aktivieren des Wählgatters 15 für die redundante Spalte. Ein Dateneingabe/Ausgabe-Anschluß ist mit DQ bezeichnet und eine Eingabe/Ausgabe-Ansteuerschaltung mit 31. Eine Datenleitungs- Umschaltschaltung ist vorgesehen. In einem normalen Modus verbindet diese Umschaltschaltung 41 gepaarte reguläre Datenleitungen D und D mit der Eingabe-/Ausgabe- Ansteuerschaltung 31. In dem Wählmodus für die redundante Spalte trennt die Umschaltschaltung 41 die regulären Datenleitungen D und D von der Ansteuerschaltung 31 und verbindet das redundante Datenleitungspaar SD und SD mit der Eingabe-/Ausgabe-Ansteuerschaltung 31. Ein Adreßzähler 42 ist für eine Defektadressen-Erfassungsschaltung 43 vorgesehen. Eine Startadressen-Einstellschaltung 32 stellt Spaltenwählschaltungen 211 bis 21n im Ansprechen auf eine Startadresse ein. Eine Wählschaltung für eine redundante Datenleitung ist mit 44 bezeichnet.
In dem so ausgeführten Speichersystem ist eine Spalte 51&sub3; defekt und der korrekte Datenwert, der ursprünglich in der Spalte 51&sub3; in einem normalen Zustand enthalten ist, wird in die redundante Spalte 55 programmiert. Wenn eine Adresse der defekten Spalte, d.h. eine defekte Adresse, erfaßt wird, arbeitet die Datenleitungs-Umschaltschaltung 41, um die defekte Spalte 51&sub3; durch die redundante Spalte 55 zu ersetzen.
Im Betrieb stellt eine Startadressen-Einstellschaltung 32 eine der Spaltenwählschaltungen 211 bis 21n ein, die einer Startadresse entspricht, um die Spaltenwählschaltung zu aktivieren. Die Startadressen-Einstellschaltung 32 stellt auch den Adreßzähler 42 ein. Mit der Kippfunktion von Taktimpulsen (Figur 3) zum Steuern eines Gesamtbetriebs des zur Diskussion stehenden Speichersystems verschieben Spaltenwählschaltungen 211 bis 21n sukzessive die darin enthaltenen Daten. Synchron zu den Taktimpulsen zählt der Adreßzähler 42 sukzessive seine Inhalte, wobei er immer die Eingangsadresse überwacht. Wenn ein Ausgang des Adreßzählers 42 eine defekte Adresse ist, erfaßt die Defektadressen- Erfassungsschaltung 43 dies und erzeugt ein Signal zur Übertragung an die Wählschaltung 25 für die redundante Spalte und die Wählschaltung 44 für die redundante Datenleitung. Das Ausgangssignal der Wählschaltung 25 für die redundante Spalte aktiviert das Wählschaltungsgatter 15 für die redundante Spalte, um die Verbindung zwischen der redundanten Spalte 55 und dem redundanten Datenleitungspaar SD und SD einzurichten. Das Ausgangssignal der Wählschaltung 44 für die redundante Datenleitung steuert eine Datenleitungs- Umschaltschaltung 41 an. Die angesteuerte Umschaltschaltung 41 trennt ein reguläres Datenleitungspaar D und D von der Eingabe-/Ausgabe-Ansteuerschaltung 31, während sie die Verbindung zwischen dem redundanten Datenleitungspaar SD und SD und der Eingabe-/Ausgabe-Ansteuerschaltung 31 einrichtet. Schließlich wird ein Pfad, der sich von der redundanten Spalte 55 zu dem Eingabe-/Ausgabe-Anschluß DQ zieht, gebildet. Unter dieser Bedingung wird der Datenfluß zwischen der redundanten Spalte 55 und dem Eingabe-/Ausgabe-Anschluß DQ sichergestellt, während Spaltenwählschaltungen 211 bis 21n (einschließlich der Spaltenwählschaltung 21&sub3;, die zu der defekten Spalte 51&sub3; gehört) den normalen Betrieb unabhängig von der Erfassung der defekten Adresse fortsetzen. In dieser Weise ermöglicht das Speichersystem einen gleichmäßigen Spalten-gerichteten Zugriff, selbst wenn eine defekte Spalte in den Spalten enthalten ist.
In der weiteren Beschreibung des Betriebs des Speichersystems sei angenommen, daß mit der Startadresse, die von der Startadressen-Einstellschaltung 32 eingestellt wird, eine Spaltenwählschaltung 21&sub1; zuerst aktiviert wird. Ein Schieberegister 21&sub1; arbeitet synchron zu den Taktimpulsen CP, um ein Ausgangssignal C1 zu erzeugen. Das Ausgangssignal C1 aktiviert das Spaltenwählgatter 11&sub1;, um die Verbindung zwischen der Spalte 51&sub1; und dem regulären Datenleitungspaar D und D herzustellen. Unter dieser Bedingung verbindet die Datenleitungs-Umschaltschaltung 41 das Datenleitungspaar D und D und die Dateneingabe-/Ausgabe-Ansteuerung 31 gefolgt von dem Dateneingabe-/Ausgabe-Anschluß DQ. Deshalb wird ein Signalweg hergestellt, der sich von der Spalte 51&sub1; zu dem Dateneingabe-/Ausgabe-Anschluß DQ zieht. Das Ausgangssignal C1 wird an die nächste Stufe der Spaltenwählschaltung 21&sub2; für nächsten Zugriffszyklus angelegt. Bei der Ankunft des nächsten Taktimpulses wird das Schieberegister 212 aktiviert, um ein Ausgangssignal C2 zu erzeugen. Das Ausgangssignal C2 aktiviert das Spaltenwählgatter 11&sub2;, um einen Signalweg von der Spalte 51&sub2; zu dem Dateneingabe-/Ausgabe-Anschluß DQ herzustellen. Ferner geht es zur nachfolgenden Stufe der Spaltenwählschaltung 21&sub3; und stellt diese für den nächsten Zugriffszyklus ein. In dieser Weise werden Spaltenwählschaltungen 211 bis 21n sukzessive aktiviert und deshalb wird die serielle Auswahl von Spalten 511 bis 51n fortgesetzt. Mit einer Verschiebeoperation dieser Schieberegister 211 bis 21n zählt der Adreßzähler 42 seine Inhalte. Mit anderen Worten, der Adreßzähler 42 überwacht fortwährend die Adreßdaten.
Wenn der Adreßzähler 42 die Adresse oder die defekte Adresse von der defekten Spalte 51&sub3; zählt, erfaßt die Defektadressen- Erfassungsschaltung 43 diese defekte Adresse. Das Ausgangssignal des Detektors 43 steuert die Schaltungen 44 und 41 an, um das reguläre Datenleitungspaar D und D von dem Dateneingabe-/Ausgabe-Anschluß DQ zu trennen, wie bereits beschrieben. Wenn diese Schaltungstrennung nicht vorgenommen wird, läuft der Fehlerdatenwert von der fehlerhaften Spalte 51&sub3; durch die regulären Datenleitungen D und D, um den Eingabe-/Ausgabe-Anschluß DQ zu erreichen, was dazu führt, daß ein fehlerhafter Datenwert ausgelesen wird. Der aus einer defekten Spalte 51&sub3; ausgelesene Fehlerdatenwert wird natürlich im Zusammenhang mit seinen zugehörigen Schaltungen, der Spaltenwählschaltung 213 und dem Spaltenwählgatter 11&sub3; in der oben beschriebenen Weise vorgeformt.
Wenn in dem Speichersystem gemäß dieser Erfindung allerdings ein defekter Adressendatenwert erfaßt wird, werden die regulären Datenleitungen D und D von der Eingabe-/Ausgabe- Ansteuerung 31 getrennt, um eine Ausgabe des ausgelesenen Fehlerdatenwerts von dem Eingabe-/Ausgabe-Anschluß DQ zu blocken. Gleichzeitig wird die Wählschaltung 25 für die redundante Spalte durch die Schaltung 43 angesteuert, um ein Signal CS zu erzeugen. Dieses Ausgangssignal CS aktiviert das Wählgatter 15 für die redundante Spalte, um einen Signalweg herzustellen, der sich von der redundanten Spalte 55 zu dem Eingabe-/Ausgabe-Anschluß DQ zieht. In dieser Weise ersetzt der korrekte Datenwert, der in der redundanten Spalte 55 voreingestellt ist, den Fehlerdatenwert der Spalte 51&sub3;. Es sei darauf hingewiesen, daß während des Auslesebetriebs des programmierten korrekten Datenwerts von der redundanten Spalte 55, eine Spaltenwählschaltung 21&sub3; in einer normalen Weise gleichmäßig getrieben wird.
Figur 4 zeigt ein Schaltbild von Spalten 511 bis 51n, eine redundante Spalte 55 und Spaltenwählgatter 111 bis 11n und ein Wählgate 15 für die redundante Spalte. Diese Spalten und Spaltenwählgatter besitzen im wesentlichen die gleichen Schaltungsausführungen Somit wird Spalte 51&sub1; und ein Spaltenwählgate 11&sub1; typischerweise beschrieben.
Wie dargestellt umfaßt die Spalte 51&sub1; ein Paar von Bitleitungen B und B, eine Ausgleichsschaltung mit zwei N- Kanal-MOS-Transistoren Q11 und Q12, Transfertransistoren Q13&sub1; bis Q13m, die an den Gates mit Wortleitungen WL1 bis WLm gekoppelt sind, Speicherzellen MC1 bis MCm, die mit den Transfertransistoren Q131 bis Q13m gekoppelt sind, und einen Leseverstärker, der aus P-Kanal-MOS-Transistoren Q14 und Q15 und N-Kanal-MOS-Transistoren Q16 und Q17 gebildet wird und zum Verstärken und Erfassen von Daten vorgesehen ist, die auf gepaarten Bitleitungen B und B ausgelesen werden. Ausgleichstransistoren Q11 und Q12 sind in Reihe zwischen die Bitleitungen B und B eingefügt und ihr Knoten ist mit einem Vorladesignal VBL verbunden. Ein Ausgleichssignal EQL wird an die Gates der Transistoren Q11 und Q12 angelegt. Die Gates der Transfertransistoren Q131 bis Q13m sind jeweils mit den Wortleitungen WL1 bis WLm verbunden. Diese Transfertransistoren Q13i bis Q13m sind nie gezeigt über ihre Source-Drain-Pfade mit Bitleitungen B und B und Zellenkondensatoren MC1 bis MCm verbunden. Diese Zellen sind ferner mit einem vorgegebenen Potential V verbunden. In dem Leseverstärker sind P-Kanal-Transistoren Q14 und Q15 zwischen Bitleitungen B und B in Reihe geschaltet. Der Knoten dieser Transistoren ist zum Empfang mit einem Haltesignal φSA gekoppelt. N-Kanal-Transistoren Q16 und Q17 des Leseverstärkers sind zwischen die Bitleitungen B und B in Reihe geschaltet. Der Knoten dieser Transistoren ist zum Empfang eines Haltesignais φSA gekoppelt. Das Gate des Transistors Q14 ist mit der Bitleitung B und dem Gate des Transistors Q16 verbunden. Das Gate des Transistors Q15 ist genauso mit der Bitleitung B und dem Gate des Transistors Q17 verbunden.
Ein Spaltenwählgatter 11&sub1; besteht aus einem Transfergatter umfassend einen in die Bitleitung B eingefügten N-Kanal-MOS- Transistor Q18 und einem anderen Transfergatter umfassend einen in die Bitleitung B eingefügten N-Kanal-MOS-Transistor Q19. Die Gates der Transistoren Q18 und Q19 sind zum Empfang eines Ausgangssignal C1 der Spaltenwähischaltung 21&sub1; gekoppelt.
Bei einem Programmierungs- oder Einschreibemodus werden die Transistoren Q11 und Q12 der Ausgleichsschaltung durch ein Ausgleichssignal EQL eingeschaltet. Unter dieser Bedingung wird das Bitleitungspaar B und B durch ein Vorladesignal VBL auf ein gegebenes Potential vorgeladen. Dann wird beispielsweise eine Wortleitung WL1 gewählt, um den mit der Wortleitung gekoppelten Transistor Q13&sub1; einzuschalten und einen Kondensator MC1 zu laden. In dieser Weise wird die obige Betriebsabfolge wiederholt, um eine Spalte 51&sub1; zu programmieren.
In einem Lesernodus wird beispielsweise die Wortleitung WL1 gewählt, um einen Transfertransistor Q13&sub1; einzuschalten. Die Kondensatorzelle MC1 wird entladen, um Ladungen auf den Bitleitungen B und B bereitzustellen. Zwischen den gepaarten Bitleitungen wird eine Potentialdifferenz verursacht und von dem Leseverstärker SA erfaßt und verstärkt. Die von dem Leseverstärker SA ausgegebene Potentialdifferenz wird in der Form eines Datenwerts an die gepaarten Datenleitungen D und D ausgegeben, über die Transfertransistoren Q18 und Q19, wenn diese Transistoren eingeschaltet werden.
Es sei nun ein Fall betrachtet, bei dem die Spalte 51&sub3; defekt ist, d.h. der Datenwert unrichtig ist, der in der Speicherzelle (nicht dargestellt) gespeichert ist, die mit der Spalte 51&sub3; verbunden ist. In diesem Fall wird der richtige Datenwert, der ursprünglich in dieser Speicherzelle gespeichert oder hineinprogrammiert werden soll, in der redundanten Spalte 55 gespeichert. In einem Lesemodus des Speichersystems wird dieser korrekte Datenwert aus der redundanten Spalte 55 ausgelesen und als der Datenwert für die defekte Spalte 51&sub3; verwendet, wie oben beschrieben. Das Testverfahren zum Überprüfen, ob die Daten in den Speicherzellen korrekt oder nicht sind, ist altbekannt und ist für diese Erfindung nicht wesentlich. Eine weitere Beschreibung davon wird hier durchgeführt.
Figur 5 zeigt eine andere Schaltungsanordnung der Spalten 51&sub1; bis 51n, der redundanten Spalte 55 und der Spaltenwähigatter 111 bis 11n und des Wählgatters 15 für die redundante Spalte. Diese Spalten 511 bis 51n und 55 sind mit Datenregistern konstruiert. Ferner weisen diese Spalten und die Spaltenwählgatter im wesentlichen die gleichen Schaltungsausführungen auf. Die Schaltungsausführung eines Spaltenwählgatters 11&sub1; ist die Gleiche wie diejenige, die unter Bezugnahme auf Figur 4 beschrieben wurde. Somit wird typischerweise eine Spalte 51&sub1; beschrieben.
Die Spalte 51&sub1; besteht aus P-Kanal-Transistoren Q21 und Q22, die zwischen das Bitleitungspaar B und B in Reihe geschaltet sind, und N-Kanal-Transistoren Q23 und Q24, die zwischen das Bitleitungspaar in Reihe geschaltet sind. Das Gate des Transistors Q21 ist mit der Bitleitung B und dem Gate des Transistors Q23 verbunden. Das Gate des Transistors Q22 ist mit der Bitleitung B und dem Gate des Transistors Q24 verbunden. Der Knoten der Transistoren Q21 und Q22 ist mit der Quelle Vcc eines hohen Potentials verbunden. Der Knoten der Transistoren Q23 und Q24 ist in ähnlicher Weise mit der Niedrigpotentialquelle Vss verbunden.
In dem Datenregister der Spalte 51&sub1; ist jede Bitleitung B und B in Abhängigkeit von einem an die Bitleitungen angelegten komplementären Signal auf ein hohes Potential Vcc eingestellt. Das gleiche gilt für die anderen Spalten 51&sub2; bis 51n. Ein bekanntes Verfahren testet die Spalten 511 bis 51n, ob eine defekte Spalte in diesen Spalten enthalten ist. Wenn die Überprüfung anzeigt, daß die Spalte 51&sub3; defekt ist, d.h. eine Bitleitung B, die auf einem hohen Potential sein sollte, ist auf einem niedrigen Potential, dann wird eine redundante Spalte 55 anstelle dieser defekten Spalte 51&sub3; verwendet. Diesbezüglich wird der richtige Datenwert in die redundante Spalte 55 als ein Datenregister in einer bekannten Weise geladen. Wenn eine defekte Spalte 51&sub3; erfaßt wird, wird in dem so programmierten Speichersystem der nicht korrekte Datenwert, der aus der defekten Spalte abgeleitet wird, von einem Hineinlaufen in den Dateneingabe-/Ausgabe-Anschluß DQ geblockt und der richtige Datenwert wird in dieser Weise ausgelesen, wie bereits unter Bezugnahme auf Figur 2 beschrieben.
Figur 6 zeigt die Einzelheiten der Spaltenwählschaltungen 21&sub1; bis 21n als ein Schieberegister und eine Startadressen- Einstellschaltung 32.
Die Spaltenwählschaltungen weisen im wesentlichen die gleichen Schaltungsausführungen auf und deshalb wird als Beispiel eine Spaltenwählschaltung 21&sub1; beschrieben.
Wie dargestellt besteht eine Spaltenwählschaltung 21&sub1; aus zwei Paaren von Invertern G1 und G2 und G3 und G4. Der Ausgangsanschluß des Inverters G1 ist mit dem Eingangsanschluß des Inverters G2 verbunden, während sein Eingangsanschluß mit dem Ausgangsanschluß des Inverters G2 verbunden ist. Der Ausgangsanschluß des Inverters G3 ist mit dem Eingangsanschluß des Inverters G4 verbunden. Der Knoten des Eingangsanschlusses des Inverters G1 und des Ausgangsanschlusses des Inverters G2 ist über den Transistor Q31 mit dem Ausgangsanschluß der Spaltenwähischaltung 21n der Vorstufe verbunden. Das Gate des Transistors Q31 erhält ein Steuersignal φSC, welches zu einem Taktimpuis CP (Figur 7A) synchron und außer Phase ist. Das Gate des Transistors Q32 erhält ein Steuersignal φSC, welches zu dem Steuerimpuissignal CP in Phase ist. Der Knoten P14 des Ausgangsanschlusses des Inverters G3 und des Eingangsanschlusses des Inverters G4 bildet einen Ausgangsanschluß, der eine Verbindung zu dem MOS-Transistor Q31 der Spaltenwählschaltung 21&sub2; der nächsten Stufe herstellt.
Eine Startadressen-Einstellschaltung 32 besteht aus Einstellschaltungen 331 bis 33n, die jeweils für Spaltenwählschaltungen 211 bis 21n vorgesehen sind. Die Einstellschaltung 33&sub1; wird typischerweise beschrieben, da die Ausführungen der Einstellschaltungen im wesentlichen die gleichen sind. Die Einstellschaltung 33&sub1; umfaßt ein UND- Gatter J und ein Transfergatter des Transistors Q33. Das Transfergatter Q33 überträgt das Ausgangsdatensignal des UND- Gatters J an den Knoten pH der Inverter G1 und G2 in der Spaltenwählschaltung 21&sub1;. Dieses UND-Gatter empfängt i-Bit Adreßdaten SA0 bis SAi-1 und SA0 bis SAi-1. Der Transfergattertransistor Q33 empfängt an dem Gate ein Steuerimpulssignal φSET, welches zum Einstellen der Spaltenwählschaltungen 211 bis 21n durch die Startadreßdaten vorgesehen ist. Der Startadressen-Einstellzyklus ist zusätzlich zu dem seriellen Zugriffszyklus für die Spalten 511 bis 51n vorgesehen.
Die UND-Gatter J der Einstellschaltungen 33i bis 33n weisen unterschiedliche Verbindungen zu den Startadreßleitungen auf.
Im Betrieb sein angenommen, daß sich alle Startadressen SA0 bis SAi-1 auf einem "L" (niedrigen) Pegel befinden. Zu dieser Zeit befinden sich alle komplementären Adressen SA0 bis SAi - 1 auf einem "H" (hohen) Pegel und das UND-Gatter J der Einstellschaltung 33&sub1; wird aktiviert, um ein "H"-Pegelsignal zu erzeugen. Wenn in diesem Zustand das Steuersignal φSET den "H"-Pegel annimmt, wird das Transfergatter Q33 der Einstellschaltung 33&sub1; aktiviert, um das "H"-Pegelsignal an die Spaltenwählschaltung 21&sub1;, genauer gesagt an den Knoten P11 dieser Schaltung, zu übertragen. Das an die Knoten p11 übertragene "H"-Pegelsignal wird durch den Inverter G1 invertiert und erscheint als ein "L"-Pegelsignal am Knoten P12. Wenn in diesem Zustand das Transfergatter Q32 durch ein Steuersignal φSC aktiviert wird, wird das "L"-Pegelsignal über das Transfergatter Q32 an den Knoten P13 übertragen. Das "L"-Signal am Knoten P13 wird durch den Inverter G3 invertiert und erscheint am Knoten P14 als ein "H"- Pegelsignal. Das "H"-Pegelsignal wird als das Ausgangssignal C1 der Spaltenwählschaltung 21&sub1; an das Spaltenwählgatter 11&sub1; und die nächste Stufe der Spaltenwähischaltung 21&sub2; ausgegeben. Unter dieser Bedingung wird das Steuersignal φSC an das Transfergatter Q31 in der Spaltenwählschaltung 21&sub2; angelegt und aktiviert dieses. Dann erreicht das Ausgangssignal mit dem "H"-Pegel den Knoten p11 in der Spaltenwählschaltung 21&sub2;. Als Ergebnis wird die Spaltenwählschaltung 21&sub2; eingestellt. In dieser Weise werden die übrigen Spaltenwählschaltungen 213 bis 21n sukzessive mit Ausgangssignalen C2 bis Cn eingestellt. Das Speichersystem ist für den seriellen Zugriffszyklus auf die Spalten 51&sub1; bis 51n bereit.
Figur 8 zeigt einen Betrieb der gesamten Schaltung, wenn eine defekte Spalte erfaßt wird. Die gesamte Schaltung umfaßt die Datenleitungs-Umschaltschaltung 41, den Adreßzähler 42, die Erfassungsschaltung 43 für eine redundante Adresse und die Wählschaltung 44 für die redundante Datenleitung und die Wählschaltung 25 für die redundante Spalte.
Der Adreßzähler 42 kann ein normaler synchroner Zähler des voreingestellten Typs sein.
Eine Defektadressen-Erfassungsschaltung 43 besteht aus N- Kanal-MOS-Transistoren Q0 bis Qi-1 und Q0 bis Qi - 1, einer Sicherung F0 bis Fi-1 und F0 bis Fi - 1 und einem P-Kanal- MOS-Transistor Q42. Diese N-Kanal-MOS-Transistoren empfangen an den Gates den Ausgangsdatenwert, bestehend aus den Bits A0 bis Ai-1 und A0 bis Ai - 1, die von dem Adreßzähler 42 abgeleitet sind. Diese Sicherungen sind an den ersten Enden mit den ersten Enden der Source-Drain-Pfade der MOS- Transistoren Q0 bis Qi-1 und Q0 bis Qi - 1 verbunden, während sie an den zweiten Enden mit dem einen Ende des Source-Drain- Pfads des MOS-Transistors Q42 verbunden sind. Das andere Ende des Source-Drain-Pfads des Transistors Q42 ist mit einer Energiequelle Vcc eines hohen Potentials gekoppelt, und sein Gate ist mit Masse verbunden. Die zweiten Enden der Source- Drain-Pfade der Transistoren Q0 bis Qi-1 und Q0 bis Qi - 1 sind mit Masse verbunden.
Diese Sicherungen sind zum Programmieren der Adresse einer defekten Spalte vorgesehen. In der Darstellung aus Figur 8 sind alle Sicherungen nicht ausgelöst. Wenn eine defekte Spalte enthalten ist, wird tatsächlich die Sicherung, die zu der defekten Adresse gehört, selektiv ausgelöst, wie beispielsweiseinfigurggezeigt. Zu dieser Zeit befindet sich ein Knoten N43 für die Sicherungen auf einem hohen Potential Vcc.
Die Wählschaltung 25 für die redundante Spalte besteht aus mehreren Invertern G11 und G12. Der Eingang des Vorstufeninverters G11 ist mit den Knoten N43 als dem Ausgang der Erfassungsschaltung 43 für die redundante Adresse gekoppelt. Der Inverter G12 für die nachfolgende Stufe erzeugt ein Signal CS an seinem Ausgangssignal.
Die Wählschaltung 44 für die redundante Datenleitung besteht aus mehreren Invertern G21 und G22, die in einer kaskadenartigen Weise geschaltet sind. Der Eingang des Vorstufen-Inverters G21 ist mit dem Knoten N43 verbunden.
Die Datenleitungs-Umschaltschaltung 41 besteht aus N-Kanal- MOS-Transistoren Q61 bis Q64. Die Source-Drain-Pfade der Transistoren Q61 und Q62 sind an den ersten Enden mit Datenleitungen D und D verbunden. Die Source-Drain-Pfade der Transistoren Q63 und Q64 sind an den ersten Enden mit redundanten Datenleitungen SD und SD verbunden. Die zweiten Enden der Source-Drain-Pfade der Transistoren Q61 und Q63 sind gemeinsam mit einem Eingangsanschluß des Eingabe/Ausgabe-Ansteuerers 31 verbunden. Die zweiten Enden der Source-Drain-Pfade der Transistoren Q62 und Q64 sind gemeinsam mit dem anderen Eingangsanschluß des Eingabe/Ausgabe-Ansteuerers 31 verbunden. Die Gates der Transistoren Q63 und Q64 sind mit dem Ausgangsanschluß des Inverters G22 gekoppelt.
Der Eingabe-/Ausgabe-Ansteuerer 31 kann irgendeiner von bekannten Eingabe-/Ausgabe-Ansteuerern sein.
Im Ansprechen auf ein Steuersignal φSET werden Startadressen SA0 bis SAi-1 und SA0 bis SAi - 1 im Adreßzähler 42 als ein Anfangswert gesetzt. Jedes Mal, wenn der Adreßzähler 42 danach die Signale φSC und φSC empfängt, die synchron zu dem Taktsignal CP sind, werden die Inhalte des Adreßzählers 42 um logisch "1" von dem Anfangswert erhöht. Die Inhalte des Adreßzählers 42 werden den Gates der Transistoren Q0 bis Qi-1 bis Q0 bis Qi - 1 eingegeben.
Es sei angenommen, daß die Spalte 51&sub3; defekt ist und daß die Sicherungen F0 bis Fi-1 und F0 bis Fi - 1 der Defektadressen- Erfassungsschaltung 43 selektiv ausgelöst werden, so daß die Adresse Ai-1 ..., A2, A1, A0 der Spalte 51&sub3; in der Defektadressen-Erfassungsschaltung 43 programmiert wird. Wenn die Adresse Ai-1, ..., A2, A1, A0 der Spalte 51&sub3; gleich 0, ..., 0, 1, 0 ist, werden die Sicherungen F0 bis Fi-1 und F0 bis Fi - 1 selektiv ausgelöst, wie in Figur 9 gezeigt. Wenn die von dem Adreßzähler 42 ausgegebene Adresse Ai-1, ..., A2, A1, A0 gleich 0, ..., 0, 1, 0 ist, sind der Transistor Q0, Q1, Q2, ..., Qi-1, die die Sicherungen F0, F1, F2, ..., Fi-1 aufweisen, jeweils alle ausgeschaltet. Deshalb ist der Ausgangsknoten N43 von dem Massepotential getrennt und auf einem hohen Pegel Vcc. Das hohe Potential Vcc wird an den Knoten zwischen die Gates der Transistoren Q18 und Q19 in dem Wählgatter 15 für die redundante Spalte (Figur 4 oder 5) durch die Wählschaltung 25 für die redundante Spalte angelegt. Das Ergebnis ist, daß die redundante Spalte 55 mit den redundanten Datenleitungen SD und SD verbunden wird. Von der redundanten Spalte 55 wird an die redundanten Datenleitungen SD und SD der Datenwert ausgelesen. Das Signal mit dem hohen Potential Vcc von dem Ausgangsknoten N43 wird ein Signal mit niedrigem Potential durch den Inverter G21 der Wähischaltung 44 für die redundante Datenleitung, und wird den Gates der Transistoren Q61 und Q62 in der Datenleitungs-Wählschaltung 41 eingegeben. Dann werden die Transistoren Q61 und 62 ausgeschaltet und von der Ansteuerschaltung 31 getrennt. Das Signal mit hohem Potential von dem Knoten N43 wird auch den Gates der Transistoren Q63 und Q64 eingegeben, nämlich über die Inverter G21 und G22. Deshalb werden diese Transistoren Q63 und Q64 eingeschaltet, um die Verbindung der redundanten Datenleitungen SD und SD und des Ansteuerers 31 herzustellen. In dieser Weise werden die regulären Datenleitungen D und D von dem Eingabe/Ausgabe-Ansteuerer 31 getrennt, während die redundanten Datenleitungen SD und SD mit dem Eingabe-/Ausgabe-Ansteuerer 31 verbunden werden. Schließlich wird der korrekte Datenwert durch den Eingabe-/Ausgabe-Anschluß DQ ausgegegeben. Während des Betriebs des Schaltungssystems für die defekte Adresse wird die Spaltenwählschaltung 21&sub3;, die zu der defekten Spalte 51&sub3; gehört, normal betrieben, um die Spaltenwählschaltung 21&sub4; der nächsten Stufe anzusteuern. Deshalb kann der serielle Zugriffsbetrieb auf die Spalten 511 bis 51n gleichmäßig fortgesetzt werden.
Wie man aus der vorangehenden Beschreibung ersieht, erlaubt diese Erfindung, daß die redundante Spalte für das Speichersystem des seriellen Spaltenzugriffstyps verwendet wird.

Claims

1. Halbleiterspeichersystem des seriellen Spaltenzugriffstyps, umfassend:

"n" reguläre Spalten (511 bis 51n), wobei "n" eine positive ganze Zahl ist;

"n" Spaltenwählgatter (111 bis 11n), die jeweils entsprechend der regulären Spalten vorgesehen sind;

reguläre Datenleitungen (D, D), die jeweils über die Spaltenwählgatter (111 bis 11n) mit den Spalten (51&sub1; bis 51n) verbunden sind;

"n" Spaltenwählschaltungen (211 bis 21n), die jeweils entsprechend der Spaltenwählgatter vorgesehen sind, wobei die Spaltenwählschaltungen zusammen ein Schieberegister bilden; und

eine Dateneingabe-/Ausgabe-Ansteuerung (31);

gekennzeichnet durch

eine redundante Spalte (55), die zum Ersetzen einer defekten Spalte verwendet wird;

ein Wählgatter (15) für die redundante Spalte, die entsprechend der redundanten Spalte (55) vorgesehen ist;

redundante Datenleitungen (SD, SD), die mit der redundanten Spalte (55) über das Wählgatter (15) für die redundante Spalte verbunden sind;

eine Defektadressen-Erfassungseinrichtung (42, 43, 25) zum Erfassen der Adresse einer defekten Spalte, um die redundante Spalte zu wählen; und

eine Datenleitungs-Umschalteinrichtung (44, 41) zum Umschalten, in dem Wählmodus für die redundante Spalte, der Datenleitungen, die mit der Dateneingabe-/Ausgabe- Ansteuerung (31) verbunden sind, von den regulären Datenleitungen (D, D) auf die redundanten Datenleitungen (SD, SD).

2. Halbleiterspeichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Defektadressen- Erfassungseinrichtung (42, 43, 25) einen Adreßzähler (42) zum Überwachen der Adreßdaten, eine Defektadressen- Erfassungsschaltung (43) zum Erfassen einer defekten Adresse aus dem Ausgangssignal des Adreßzählers, eine Wählschaltung (25) für die redundante Spalte zum Wählen einer redundanten Spalte durch Ansteuern des Wählgatters (15) für die redundante Spalte im Ansprechen auf das Signal von der Defektadressen-Erfassungsschaltung (43), um dadurch die redundante Spalte mit den redundanten Datenleitungen (SD und SD) zu verbinden, umfaßt.

3. Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Datenleitungs- Umschalteinrichtung (44, 41) eine Wählschaltung (44) für die redundante Datenleitung zum Erzeugen eines Wählsignals für die redundante Datenleitung im Ansprechen auf das Signal von der Defektadressen- Erfassungsschaltung (43), und eine Datenleitungs- Umschaltschaltung (41) zum Trennen, im Ansprechen auf das Ausgangssignal der Wählschaltung (44) für die redundante Datenleitung, der regulären Datenleitungen von der Eingabe-/Ausgabe-Ansteuerschaltung (31), und zum Verbinden der redundanten Datenleitungen (SD, SD) mit der Eingabe-/Ausgabe-Ansteuerschaltung 31, umfaßt.

4. Halbleiterspeichersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß es ferner umfaßt: eine Startadressen-Einstellschaltung (32) zum Einstellen der Spaltenwähischaltungen (211 bis 21n) und des Adreßzählers (42).