DE10247434A1

DE10247434A1 - Halbleiterspeichervorrichtung mit Datenbuspaaren für das Datenschreiben und das Datenlesen

Info

Publication number: DE10247434A1
Application number: DE10247434A
Authority: DE
Inventors: Takashi Izutsu; Shigeki Ohbayashi; Yoji Kashihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-21
Filing date: 2002-10-11
Publication date: 2003-09-18
Also published as: JP2003249097A; US6704238B2; US20030156487A1

Abstract

Während eines Burn-in-Tests werden jedes Leseauswahlgate (20), jedes Schreibauswahlgate (30), eine Schreibsteuerschaltung (40) und eine Leseverstärkerschaltung (50) aktiviert und eine Lesedatenbus-Vorlade-/Ausgleichsschaltung (70) und eine globale Lesedatenbus-Vorlade-/Ausgleichsschaltung (80) deaktiviert. Als Ergebnis wird eine Spannungsdifferenz, die zwischen einem globalen Schreibdatenbuspaar (GWDBP) angelegt ist, jeweils an ein Schreibdatenbuspaar (LWDBPk), ein Bitleitungspaar (BLP), ein Lesedatenbuspaar (LRDBP) und ein globales Lesedatenbuspaar (GRDBP) ohne Durchführung eines Modusumschaltens übertragen.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere einen Fehlerbeschleunigungstest durch Anlegen einer Spannungsbelastung (im folgenden auch als "Burn-in-Test" bezeichnet) an eine Halbleiterspeichervorrichtung, die jeweils für das Datenschreiben und das Datenlesen ein Datenbuspaar aufweist.
Zur Beschleunigung des Datenlesens und des Schreibens von Daten ist allgemein das Anordnen von Datenbuspaaren bekannt, die unabhängig von einem Datenschreiben und Datenlesen jeweils durch komplementäre Datenbusse gebildet sind.
Fig. 5 zeigt ein Schaltungsdiagramm einer Struktur einer herkömmlichen Halbleiterspeichervorrichtung, die unabhängig ein Lesedatenbuspaar zum Datenlesen und ein Schreibdatenbuspaar zum Datenschreiben aufweist.
Wie in Fig. 5 gezeigt, enthält die herkömmliche Halbleiterspeichervorrichtung 2 mindestens einen Speicherblock MB, der eine Mehrzahl von Speicherzellen MC aufweist, die in Reihen und Spalten angeordnet sind. In jedem Speicherblock MB ist eine Mehrzahl von Wortleitungen WL entsprechend den jeweiligen Speicherzellenreihen angeordnet, und eine Mehrzahl von Bitleitungspaaren BLP ist entsprechend den jeweiligen Speicherzellenspalten angeordnet. Jedes Bitleitungspaar BLP hat komplementäre Bitleitungen BIT und /BIT. Eine Struktur von k (k ist eine natürliche Zahl) Speicherblöcken MBk ist in Fig. 5 gezeigt. In dem Speicherblock MBk sind Wortleitungen WLk1-WLkm entsprechend den jeweiligen m Speicherzellenreihen (m ist eine natürliche Zahl) angeordnet, und Bitleitungspaare BLPk1-BLPkn sind entsprechend den jeweiligen n Speicherzellenspalten (n ist eine natürliche Zahl) angeordnet. Ein Bitleitungspaar BLPk1 ist beispielsweise durch komplementäre Bitleitungen BITk1 und /BITk1 gebildet, und ein Bitleitungspaar BLPkn ist durch komplementäre Bitleitungen BITkn und /BITkn gebildet.
Die Halbleiterspeichervorrichtung 2 enthält ferner ein Schreibdatenbuspaar LWDBP und ein Lesedatenbuspaar LRDBP, die entsprechend jedem Speicherblock MB angeordnet sind, und ein globales Schreibdatenbuspaar GWDBP und ein globales Lesedatenbuspaar GRDBP, die gemeinsam für eine Mehrzahl von Speicherblöcken MB angeordnet sind. Ein Schreibdatenbuspaar LWDBPk und ein Lesedatenbuspaar LRDBPk werden jeweils zum Datenlesen und zum Datenschreiben für den Speicherblock MBk verwendet, wie in Fig. 5 gezeigt. Das Schreibdatenbuspaar LWDBPk ist durch komplementäre Schreibdatenbusse LWDBk und /LWDBk gebildet, und das Lesedatenbuspaar LRDBPk ist durch komplementäre Lesedatenbusse LRDBk und /LRDBk gebildet. In ähnlicher Weise ist das globale Schreibdatenbuspaar GWDBP durch komplementäre globale Schreibdatenbusse GWDB und /GWDB gebildet, und das globale Lesedatenbuspaar GRDBP ist durch globale komplementäre Lesedatenbusse GRDB und /GRDB gebildet.
Die Halbleiterspeichervorrichtung 2 enthält ferner eine Mehrzahl von Bitleitungs-Vorlade-/Ausgleichsschaltungen 10, eine Mehrzahl von Leseauswahlgates 20, eine Mehrzahl von Schreibauswahlgates 30, eine Schreibsteuerschaltung 40, eine Leseverstärkerschaltung 50, eine Lesedatenbustreiberschaltung 60, eine Lesedatenbus- Vorlade-/Ausgleichsschaltung 70, eine globale Lesedatenbus- Vorlade-/Ausgleichsschaltung 80 und Steuerschaltungen 500, 510.
Die Bitleitungs-Vorlade-/Ausgleichsschaltung 10 ist entsprechend jeder Speicherzelienspalte angeordnet, und wird in Antwort auf ein Blockaktivierungssignal BACTk aktiviert. Speziell isoliert jede Bitleitung-Vorlade-/Ausgleichsschaltung 10 jede der komplementären Bitleitungen BIT und /BIT, die das entsprechende Bitleitungspaar BLP bilden, von einer Bitleitungsladespannung Vbp, wenn der entsprechende Speicherblock MBk ausgewählt ist, um das Blockaktivierungssignal BACTk zu aktivieren (auf H-Pegel), und um ein entsprechendes Spaltenauswahlsignal Y1 ebenfalls auf H-Pegel aktiviert ist. Während der anderen Zeitperioden wird jede der entsprechenden Bitleitungen BITk1 und /BITk1 zum Vorladen an die Bitleitungsvorladespannung Vbp elektrisch gekoppelt.
Das Leseauswahlgate 20 ist entsprechend jeder Speicherzellenspalte angeordnet, und wird in Antwort auf ein Blockleseaktivierungssignal RBACTk aktiviert. Im aktivierten Zustand verbindet das Leseauswahlgate 20 das Bitleitungspaar BLP der entsprechenden Speicherzellenspalte mit dem Lesedatenbuspaar LRDBPk in Antwort auf das entsprechende der Spaltenauswahlsignale Y1-Yn. Im deaktivierten Zustand trennt jedes Leseauswahlgate 20 das Bitleitungspaar BLP der entsprechenden Speicherzellenspalte von dem Lesedatenbuspaar LRDBPk, unabhängig von dem entsprechenden Spaltenauswahlsignal.
Das Schreibauswahlgate 30 ist entsprechend zu jeder Speicherzellenspalte angeordnet, und wird in Antwort auf ein Blockschreibaktivierungssignal WBACTk aktiviert. Im aktivierten Zustand verbindet das Schreibauswahlgate 30 das Bitleitungspaar BLP der entsprechenden Speicherzellenspalte mit dem Schreibdatenbuspaar LWDBPk in Antwort auf das entsprechende der Spaltenauswahlsignale Y1-Yn. Im deaktivierten Zustand trennt jedes Schreibauswahlgate 30 das Bitleitungspaar BLP der entsprechenden Speicherzellenspalte von dem Schreibdatenbuspaar LWDBk, unabhängig von dem entsprechenden Spaltenauswahlsignal.
Die Schreibsteuerschaltung 40 wird in Antwort auf das Blockschreibaktivierungssignal WBACTk aktiviert. Im aktivierten Zustand setzt sie die Spannungen der Schreibdatenbusse LWDB und /LWDB entsprechend den Spannungen der globalen Schreibdatenbusse GWDB und /GWDB, die die Schreibdaten übertragen.
Die Leseverstärkerschaltung 50 wird in Antwort auf ein Blocklesefreigabesignal BSSEk aktiviert. Im aktivierten Zustand verstärkt sie eine Spannungsdifferenz zwischen den Lesedatenbussen LRDBk und /LRDBk.
Die Lesedatenbustreiberschaltung 60 treibt die Spannungen der globalen Lesedatenbusse GRDB und /GRDB derart, daß die Spannungsdifferenz entsprechend der zwischen den Lesedatenbussen LRDBk und /LRDBk zwischen den globalen Lesedatenbussen GRDB und /GRDB erzeugt wird.
Die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 ist entsprechend dem Lesedatenbuspaar LRDBPk angeordnet, und wird in Antwort auf ein lokales Vorladesignal/LDBCHk aktiviert. Im aktivierten Zustand setzt die Lesedatenbus-Vorlade- /Ausgleichsschaltung 70 jeden der entsprechenden Lesedatenbusse LRDBk und /LRDBk auf die Vorladespannung (zum Beispiel eine Leistungsversorgungsspannung Vcc). Im deaktivierten Zustand isoliert sie die entsprechenden Lesedatenbusse LRDBk und /LRDBk von der Vorladespannung.
Obwohl die Bitleitungs-Vorlade-/Ausgleichsschaltung 10, die Mehrzahl der Leseauswahlgates 20, die Mehrzahl der Schreibauswahlgates 30, die Schreibsteuerschaltung 40, die Leseverstärkerschaltung 50, die Lesedatenbustreiberschaltung 60, und die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70, die dem Speicherblock MBk entsprechen, beispielhaft in Fig. 5 gezeigt sind, ist eine derartige Schaltungsgruppe in ähnlicher Weise für jeden Speicherblock angeordnet.
Die globale Lesedaten-Vorlade-/Ausgleichsschaltung 80 wird in Antwort auf ein globales Vorladesignal/GDPCH aktiviert. Im aktivierten Zustand setzt sie jeden der globalen Lesedatenbusse GRDB und /GRDB auf die Vorladespannung (zum Beispiel die Leistungsversorgungsspannung Vcc). Im deaktivierten Zustand isoliert sie jeden der globalen Lesedatenbusse GRDB und /GRDB von der Vorladespannung.
Die Struktur der Steuereinheit wird im folgenden beschrieben. Dabei wird ein Hochspannungszustand ("High"-Pegel) und ein Niederspannungszustand ("Low"-Pegel) jeder Signalleitung, jedes Signals oder der Daten, die binäre Pegel aufweisen, einfach mit "H-Pegel" und "L-Pegel" bezeichnet.
Die Steuerschaltung 500 erzeugt ein Leseaktivierungssignal RACT und ein Lesefreigabesignal SE, die beim Datenlesen aktiviert werden. Die Steuerschaltung 500 enthält ein internes Taktsignal intCLK, ein Logikgatter 502, das ein logisches NAND- Operationsergebnis mit einem Lesezyklussignal RE ausgibt, das beim Datenlesen auf H-Pegel gesetzt ist, einen Inverter 504, der das Ausgangssignal des Logikgatters 502 invertiert, und eine Verzögerungsschaltung 506, die das Ausgangssignal des Inverters 504 verzögert. Das Ausgangssignal des Inverters 504 wird als Leseaktivierungssignal RACT an die Steuerschaltung 510 angelegt.
Das Ausgangssignal der Verzögerungsschaltung 501 wird als Lesefreigabesignal 55 an die Steuerschaltung 510 angelegt.
Die Steuerschaltung 510 steuert die Aktivierung der Bitleitungs- Vorlade-/Ausgleichsschaltung 10, das Leseauswahlgate 20, das Schreibauswahlgate 30, die Schreibsteuerschaltung 40, die Leseverstärkerschaltung 50, die Lesedatenbus-Vorlade- /Ausgleichsschaltung 70 und die globale Lesedatenbus-Vorlade- /Ausgleichsschaltung 80. In Fig. 5 ist für die Steuerschaltung 510 beispielhaft eine Struktur zur Steuerung der Aktivierung einer derartigen Schaltungsgruppe entsprechend dem Speicherblock MBk gezeigt.
Die Steuerschaltung 510 enthält ein Logikgatter 512, das ein logisches NAND-Operationsergebnis des Blockauswahlsignals Zk ausgibt, das auf H-Pegel aktiviert wird, wenn der Speicherblock- MBk ausgewählt ist, und ein Chipaktivierungssignal ACT, und einen Inverter 514, der das Ausgangssignal des Logikgatters 512 ausgibt und das Blockaktivierungssignal BACTk erzeugt. Die Steuerschaltung 510 enthält ferner ein Logikgatter 522, das ein logisches NAND-Operationsergebnis, gebildet aus einem Schreibaktivierungssignal WACT und dem Blockauswahlsignal Zk ausgibt, und einen Inverter 524, der das Ausgangssignal des logischen Gatters 522 invertiert und das Blockschreibaktivierungssignal WBACTk ausgibt.
Das Blockaktivierungssignal BACTk wird in Synchronisation mit dem Chipaktivierungssignal ACT aktiviert, wenn der entsprechende Speicherblock MBk beim Datenschreiben (Schreibmodus) und beim Datenlesen (Lesemodus) ausgewählt ist. Das Blockschreibaktivierungssignal WBACTk wird in Synchronisation mit dem Schreibaktivierungssignal WACT aktiviert, wenn der entsprechende Speicherblock MBk beim Datenschreiben (im Schreibmodus) ausgewählt ist.
Das Blockaktivierungssignal BACTk wird ebenfalls als Aktivierungssignal der Mehrzahl von Bitleitungs-Vorlade- /Ausgleichsschaltungen 10 verwendet, die entsprechend dem Speicherblock MBk angeordnet sind. Speziell wird die Bitleitungs-Vorlade-/AusgleiChsschaltung 10 aktiviert, wenn das entsprechende Blockaktivierungssignal BACTk inaktiv ist, und gemäß dem Spaltenauswahlergebnis deaktiviert, wenn das entsprechende Blockaktivierungssignal BACTk aktiv ist. In ähnlicher Weise wird ebenfalls das Blockschreibaktivierungssignal WBACTk als Aktivierungssignal der Mehrzahl von Schreibauswahlgates 30 und für die Schreibsteuerschaltung 40, die für den Speicherblock MBk angeordnet ist, verwendet. Das Schreibauswahlgate 30 und die Schreibsteuerschaltung 40 werden aktiviert und deaktiviert, wenn das entsprechende Blockschreibaktivierungssignal WBACTk jeweils aktiv und inaktiv ist.
Die Steuerschaltung 510 enthält ferner einen Inverter 530, der das Lesefreigabesignal SE von der Steuerschaltung 500 invertiert, ein Logikgatter 532 zur Ausgabe eines logischen ODER-Operationsergebnisses, gebildet aus dem invertierten Signal vom Ausgang des Inverters 530 und dem Leseaktivierungssignal RACT, einen Inverter 534 zur weiteren Invertierung des Ausgangssignals des Inverters 530 und ein Logikgatter 536 zur Ausgabe eines Ergebnisses einer logischen NAND-Operation des Ausgangssignals des Inverters 530, des Blockauswahlsignals Zk und des Leseaktivierungssignals RACT. Die Steuerschaltung 510 enthält ferner einen Inverter 538 zum Invertieren des Ausgangssignals des Logikgatters 536, ein Logikgatter 540 zur Ausgabe eines Ergebnisses einer logischen NAND-Operation des Blockauswahlsignals Zk und des Ausgangssignals des Logikgatters 532, einen Inverter 542 zum Invertieren des Ausgangssignals des Logikgatters 540, ein Logikgatter 544 zum Ausgeben eines Ergebnisses einer logischen NAND-Operation, gebildet aus dem Blockauswahlsignal Zk und dem Ausgangssignal des Inverters 534, einen Inverter 546 zum Invertieren des Ausgangssignals des Logikgatters 544 und einen Inverter 548 zum Invertieren des Ausgangssignals des Inverters 530.
Der Inverter 538 gibt das Blockleseaktivierungssignal RBACTk aus. Der Inverter 542 erzeugt ein lokales Vorladesignal/LDPCHk. Der Inverter 546 gibt das Blocklesefreigabesignal BSSEk aus. Der Inverter 548 erzeugt das globale Vorladesignal/GDPCH.
Fig. 6 zeigt Betriebswellenformen (Impulsübersichten), die ein Setzen der Steuersignalgruppe betreffen, die durch die Steuerschaltungen 500, 510 beim Datenschreiben (im Schreibmodus) erzeugt werden.
Wie in Fig. 6 gezeigt, wird das interne Taktsignal intCLK in Synchronisation mit dem Taktsignal CLK einer vorbestimmten Frequenz, das von außen an die Halbleiterspeichervorrichtung 2 angelegt wird, erzeugt. Die interne Operation der Halbleiterspeichervorrichtung 2 wird in Synchronisation mit dem Chipaktivierungssignal ACT durchgeführt, das mit dem internen Taktsignal intCLK synchronisiert ist. Ein Modussteuersignal/W wird auf L-Pegel beim Datenschreiben (Schreibmodus) gesetzt, und auf den H-Pegel beim Datenlesen (Lesemodus). Das Lesezyklussignal RE wird als Modussteuersignal/W auf H-Pegel im Taktzyklus des Lesemodus aktiviert, und auf L-Pegel in den anderen Zeitperioden deaktiviert.
Ein Adressensignal ADD, das eine Reihenadresse und eine Spaltenadresse aufweist, wird in Synchronisation mit einer steigenden Flanke des Taktsignals CLK angelegt. In Fig. 5 wird die Reihenadresse fixiert und dann die Spaltenadresse nacheinander gegeben.
Die Wortleitung, die gemäß der Reihenadresse (WLK1 gemäß Fig. 5) ausgewählt ist, wird auf H-Pegel in Synchronisation mit dem internen Taktsignal intCLK aktiviert. Die Spaltenauswahlsignale, die gemäß der Spaltenadresse (Y1 und Yn gemäß Fig. 5) ausgewählt sind, werden jeweils in den Taktzyklen C1 und C2 auf H-Pegel aktiviert.
Das Schreibaktivierungssignal WACT wird in Synchronisation mit dem internen Taktsignal intCLK beim Datenschreiben (Schreibmodus) aktiviert, während der inaktive Zustand (L-Pegel) beim Datenlesen (Lesemodus) gehalten wird. Im Gegensatz dazu wird das Leseaktivierungssignal RACT in Synchronisation mit dem internen Taktsignal intCLK beim Datenlesen (Lesemodus) aktiviert, während der inaktive Zustand (L-Pegel) beim Datenschreiben (Schreibmodus) gehalten wird.
Das Lesefreigabesignal SE wird auf dem inaktiven Zustand (L- Pegel) beim Datenschreiben (Schreibmodus) gehalten. In Antwort darauf werden das Blocklesefreigabesignal BSSEk und das Blockleseaktivierungssignal RBACTk auf dem inaktiven Zustand (L- Pegel) gehalten, während das globale Vorladesignal/GDPCH auf dem aktiven Zustand (L-Pegel) gehalten wird.
In der aktiven Zeitperiode (H-Pegel) des Lesefreigabesignals SE, wird das lokale Vorladesignal /LDPCHk auf H-Pegel deaktiviert, wenn der entsprechende Speicherblock MBk ausgewählt ist, und in den anderen Zeitperioden, die den Schreibmodus enthalten, auf L- Pegel aktiviert.
In einem Taktzyklus, bei dem der Speicherblock MBk ausgewählt und das Blockauswahlsignal Zk auf H-Pegel aktiviert ist, wird das Blockaktivierungssignal BACTk in Synchronisation mit dem Chipaktivierungssignal ACT aktiviert. In dem Schreibmodus wird ebenfalls das entsprechende Blockschreibaktivierungssignal WBACTk in Synchronisation mit dem Chipaktivierungssignal ACT aktiviert. Andererseits werden das Blockleseaktivierungssignal RBACTk und das Blocklesefreigabesignal BSSEk im Schreibmodus selbst in dem ausgewählten Speicherblock MBk auf L-Pegel deaktiviert, wie oben beschrieben.
In der inaktiven Zeitperiode (L-Pegel) des Blockaktivierungssignals BACTk, lädt die Bitleitungs-Vorlade- /Ausgleichsschaltung 10 jede der Bitleitungen BIT und /BIT, die in dem Speicherblock MBk angeordnet sind, auf die Bitleitungsvorladespannung Vbp. Andererseits, in der aktiven Zeitperiode (H-Pegel) des Blockaktivierungssignals BACTk wird die Bitleitungs-Vorlade-/Ausgleichsschaltung 10 in Antwort auf die Spaltenauswahlsignale Y1-Yn deaktiviert, und isoliert jede der entsprechenden Bitleitungen BIT und /BIT elektrisch von der Bitleitungsvorladespannung Vbp.
Da jedes der Mehrzahl von Auswahlgates 20 in jedem Speicherblock beim Datenschreiben (Schreibmodus) deaktiviert ist, ist keine der Bitleitungen BIT und /BIT mit den Lesedatenbussen LRDB und /LRDB verbunden. Da ferner die Lesedatenbus-Vorlade- /Ausgleichsschaltung 70 und die globale Lesedatenbus-Vorlade- /Ausgleichsschaltung 80 aktiviert sind, während die Leseverstärkerschaltung 50 deaktiv ist, ist jeder der Lesedatenbusse LRDBk und /LRDBk und der globalen Lesedatenbusse GRDB und /GRDB auf die Leistungsversorgungsspannung Vcc vorgeladen. Darüber hinaus sind die komplementären globalen Schreibdatenbusse GWDB und /GWDB entsprechend den Schreibdaten jeweils auf den H-Pegel (zum Beispiel die Leistungsversorgungsspannung Vcc) und den L-Pegel (zum Beispiel die Massespannung Vss) gesetzt.
Beim Datenschreiben (Schreibmodus) setzt die aktivierte Schreibsteuerschaltung 40 in dem ausgewählten Speicherblock (zum Beispiel dem Speicherblock MBk) die Spannung der entsprechenden komplementären Schreibdatenbusse (zum Beispiel LRDBk und /LRDBk) jeweils auf den H-Pegel und den L-Pegel, entsprechend den Spannungen der globalen Schreibdatenbusse GWDB und /GWDB. Darüber hinaus wird jedes Schreibauswahlgate 30 aktiviert, und die Bitleitungen BIT und /BIT der Speicherzellenspalte mit den entsprechenden aktiven Spaltenauswahlsignalen (Y1-Yn) werden jeweils an die Schreibdatenbusse LWDBk und /LWDBk gekoppelt.
Folglich sind die Schreibdatenbusse LWDBk und /LWDBk des ausgewählten Speicherblocks durch die Schreibsteuerschaltung 40 auf den H-Pegel und den L-Pegel gesetzt. Ferner werden die Spannungen der Schreibdatenbusse LWDBk und /LWDBk an die komplementären Bitleitungen der ausgewählten Speicherzellenspalte (zum Beispiel BITk1 und /BITk1 im Taktzyklus C1) jeweils durch das Schreibauswahlgate 30 übertragen. Die Spannungen der komplementären Bitleitungen der ausgewählten Speicherzellenspalte werden weiter an die ausgewählte Speicherzelle mit der entsprechenden aktiven Wortleitung (zum Beispiel WLk1) übertragen.
Obwohl nicht in den Zeichnungen dargestellt, wird das Modussteuersignal/W auf H-Pegel aktiviert, und entsprechend das Lesezyklussignal RE im Lesemodus auf den H-Pegel gesetzt. In Antwort darauf wird das Leseaktivierungssignal RACT in Synchronisation mit dem Chipaktivierungssignal ACT aktiviert, während das Schreibaktivierungssignal WACT auf L-Pegel bleibt. Darüber hinaus wird das lokale Vorladesignal/LDPCH und das globale Vorladesignal/GDPCH auf H-Pegel deaktiviert, und ebenso wird das Blockschreibaktivierungssignal WBACTk auf L-Pegel deaktiviert. Im Gegensatz dazu wird das Blockleseaktivierungssignal RBACTk in Synchronisation mit dem Chipaktivierungssignal ACT aktiviert. Darüber hinaus wird das Blocklesefreigabesignal BSSEk auf H-Pegel gesetzt, wenn der Speicherblock MBk ausgewählt ist.
Beim Datenlesen (Lesemodus) wird entsprechend die Speicherzellengruppe mit entsprechender aktivierter Wortleitung mit den entsprechenden komplementären Bitleitungen BIT und /BIT verbunden, so daß die Spannungsdifferenz der Polarität entsprechend den gespeicherten Daten der ausgewählten Speicherzelle zwischen den Bitleitungen BIT und /BIT erzeugt wird. Da jedes Leseauswahlgate 20 im Lesemodus aktiviert ist, werden die komplementären Bitleitungen BIT und /BIT mit den entsprechenden aktivierten Spaltenauswahlsignalen (Y1-Yn) jeweils elektrisch mit den Lesedatenbussen LRDBk und /LRDBk gekoppelt. Da die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 und die globale Lesedatenbus-Vorlade-/Ausgleichsschaltung 80 deaktiviert sind, während die Leseverstärkerschaltung 50 aktiviert ist, wird darüber hinaus die zwischen den Bitleitungen BIT und /BIT erzeugte Spannungsdifferenz verstärkt und an die Lesedatenbusse LRDBk und /LRDBk sowie an die globalen Lesedatenbusse GRDB und /GRDB übertragen. Als Ergebnis wird jeder der Lesedatenbusse LRDBk und /LRDBk und jeder der globalen Lesedatenbusse GRDB und /GRDB entsprechend den Lesedaten jeweils auf den H-Pegel (zum Beispiel Leistungsversorgungsspannung Vcc) und den L-Pegel (zum Beispiel Massespannung Vss) gesetzt.
Durch jeweiliges Bereitstellen der zugewiesenen Datenbusgruppen für das Datenlesen und das Datenschreiben kann das Vorladen der Datenbusgruppen für das Datenlesen in der Datenschreiboperation durchgeführt werden. Damit kann der Datenlesezyklus verkürzt werden, so daß der gesamte Betrieb der Halbleiterspeichervorrichtung beschleunigt werden kann.
Um einen Chip durch Beschleunigung eines Potentialfehlers abzusuchen, muß ein Fehlerbeschleunigungstest (ein Burn-in-Test) in der Halbleiterspeichervorrichtung durchgeführt werden, um die Betriebszuverlässigkeit sicherzustellen. Während des Burn-in- Tests wird ein derartiger Potentialfehler im allgemeinen dadurch erkannt, daß eine hohe Temperatur oder eine hohe Spannung (hohes elektrisches Feld) an einen vollständig hergestellten Wafer (Chip) angelegt wird. Bei Halbleiterspeichervorrichtungen größerer Kapazität oder größeren Maßstabs ist unter dem Gesichtspunkt der Kostenreduzierung die Verkürzung der benötigten Testzeit pro Chip durch effektives Durchführen eines derartigen Burn-in-Tests ein wichtiger Gesichtspunkt.
Gemäß dem Aufbau der herkömmlichen in Fig. 5 gezeigten Halbleiterspeichervorrichtung 2 muß der Burn-in-Test durchgeführt werden, während der oben beschriebene Schreibmodus gesetzt ist, um eine gleichmäßige Spannung an jede Speicherzelle MC anzulegen. In der Praxis wird der Burn-in-Test nach paralleler Aktivierung von zwei oder mehreren Spaltenauswahlsignalen Y1-Yn durchgeführt, und nach selektiver paralleler Aktivierung von zwei oder mehreren Wortleitungen WL, neben dem Setzen des Schreibmodus.
In der herkömmlichen Struktur, bei der die gemeinsamen Operationen im Schreibmodus und Lesemodus für die normale Operation und dem Burn-in-Test durchgeführt werden, kann jedoch keine Spannung an die Datenbusgruppe des Datenlesesystems angelegt werden, also an das Lesedatenbuspaar LRDBP und das globale Lesedatenbuspaar GRDBP. Folglich muß der Burn-in-Test erneut durchgeführt werden, nachdem der Operationsmodus vom Schreibmodus in den Lesemodus geschalten worden ist, um einen frühen Fehler des Datenbusses des Datenlesesystems aufzudecken. Dies führt zu einer längeren Testzeit pro Chip, die erforderlich ist, um den Burn-in-Test durchzuführen.
Aufgabe der Erfindung ist die effektive Durchführung eines Burn- in-Tests in kurzer Zeit für eine Halbleiterspeichervorrichtung, die eine Struktur aufweist, die mit zugewiesenen Datenbusgruppen bereitgestellt ist, die jeweils einem Datenlesen und Datenschreiben entsprechend.
Zusammengefasst ist die Erfindung auf eine Halbleiterspeichervorrichtung gerichtet, die eine Mehrzahl von Speicherzellen aufweist, eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungspaaren, ein Schreibdatenbuspaar, eine Schreibsteuerschaltung, eine Mehrzahl von Schreibauswahlgates, ein Lesedatenbuspaar, eine Mehrzahl von Leseauswahlgates, eine Leseverstärkerschaltung und eine Vorlade- und Ausgleichssteuerschaltung. Jede der Mehrzahl von Speicherzellen speichert Daten. Die Mehrzahl von Wortleitungen ist entsprechend den jeweiligen Speicherzellenreihen angeordnet. Die Mehrzahl der Bitleitungspaare ist entsprechend den jeweiligen Speicherzellenspalten angeordnet, und jedes Paar ist durch komplementäre erste und zweite Bitleitungen gebildet. Das Schreibdatenbuspaar ist durch komplementäre erste und zweite Schreibdatenbusse gebildet. Im aktiven Zustand setzt die Schreibsteuerschaltung den ersten und zweiten Schreibdatenbus jeweils auf die erste und zweite Spannung, entsprechend den Schreibdaten. Die Mehrzahl der Schreibauswahlgates ist entsprechend den jeweiligen Speicherzellenspalten angeordnet, und jedes Gatter (Gate) verbindet eine entsprechende erste und zweite Bitleitung jeweils gemäß einem Spaltenauswahlergebnis mit dem ersten und zweiten Schreibdatenbus, im Falle einer Aktivierung. Das Lesedatenbuspaar ist durch komplementäre erste und zweite Lesedatenbusse gebildet. Die Mehrzahl von Leseauswahlgates ist entsprechend den jeweiligen Speicherzellenspalten angeordnet, und jedes Gatter verbindet die entsprechende der ersten und zweiten Bitleitung jeweils gemäß dem Spaltenauswahlergebnis mit dem ersten und zweiten Lesedatenbus, im Falle der Aktivierung. Die Leseverstärkerschaltung verstärkt eine Spannungsdifferenz zwischen den ersten und zweiten Lesedatenbussen, im Falle der Aktivierung. Die Vorlade-/Ausgleichsschaltung setzt jeden der ersten und zweiten Lesedatenbusse auf eine vorgeschriebene Spannung, im Falle der Aktivierung. Die Steuerschaltung steuert die Aktivierung der Schreibsteuerschaltung, der Mehrzahl von Schreibauswahlgates, der Mehrzahl von Leseauswahlgates, der Leseverstärkerschaltung und der Vorlade-/Ausgleichsschaltung. Die Steuerschaltung aktiviert die Schreibsteuerschaltung, die Mehrzahl von Schreibauswahlgates, die Mehrzahl von Leseauswahlgates und die Leseverstärkerschaltung, und deaktiviert die Vorlade-/Ausgleichsschaltung, während ein Test durchgeführt wird, der sich von einem normalen Betrieb unterscheidet.
Der Test entspricht vorzugsweise einem Burn-in-Test, um einen Potentialfehler durch Anlegen einer Spannungsbelastung aufzudecken (zu erkennen). Während des Tests werden mindestens eine oder eine Mehrzahl der Speicherzellenreihen und mindestens eine oder eine Mehrzahl der Speicherzellenspalten gleichzeitig ausgewählt.
Folglich liegt ein Hauptvorteil der Erfindung darin, daß eine Spannungsdifferenz zwischen komplementären Datenbussen gleichzeitig sowohl an das Lesedatenbuspaar zum Datenlesen als auch an das Schreibdatenbuspaar zum Datenschreiben während des Test angelegt werden kann, der einem Burn-in-Test entspricht. Folglich kann eine Spannung zwischen diesen komplementären Datenbussen gleichzeitig ohne Modusschalten in diesem Test angelegt werden. Als Ergebnis kann der Burn-in-Test zur Erkennung eines frühen Potentialfehlers durch Anlegen einer Spannungsbelastung effektiv in kurzer Zeit durchgeführt werden.
Die vorangegangenen und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden im folgenden unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen erklärt. Es zeigen:
Fig. 1 ein Schaltungsdiagramm eines Gesamtaufbaus einer Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 2 ein Betriebswellenformdiagramm (Impulsübersicht), die ein Setzen einer Steuersignalgruppe zeigt, die durch die Steuerschaltung gemäß Fig. 1 in einem Burn- in-Test erzeugt worden ist;
Fig. 3 ein Schaltungsdiagramm einer anderer beispielhaften Struktur der Steuerschaltung gemäß Fig. 1;
Fig. 4 ein Betriebswellenformdiagramm des Setzens einer Steuersignalgruppe, die durch die Steuerschaltung gemäß Fig. 3 in einem Burn- in-Test gesetzt worden ist;
Fig. 5 ein Schaltungsdiagramm einer Struktur einer herkömmlichen Halbleiterspeichervorrichtung, die unabhängig ein Lesedatenbuspaar zum Datenlesen und Schreibdatenbuspaar zum Datenschreiben aufweist; und
Fig. 6 ein Betriebswellenformdiagramm (Impulsübersicht), für das Setzen einer Steuersignalgruppe von der Steuerschaltung gemäß Fig. 5 beim Datenschreiben (Schreibmodus).
Im folgenden werden bevorzugte Ausführungsbeispiel der Erfindung im einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Dabei werden gleiche Bezugsziffern und Zeichen für gleiche oder entsprechende Teile verwendet.
Wie in Fig. 1 gezeigt, unterscheidet sich eine Halbleiterspeichervorrichtung 1 gemäß dem ersten Ausführungsbeispiel von der in Fig. 5 gezeigten bereits bekannten Halbleiterspeichervorrichtung 2 dadurch, daß sie eine Steuerschaltung 110 anstelle der Steuerschaltung 510 aufweist, und ferner eine Burn-in-Signalerzeugungsschaltung (im folgenden als "BI-Signalerzeugungsschaltung") bezeichnet. Bezüglich der anderen Teile enthält die Halbleiterspeichervorrichtung 1 ähnlich wie die Halbleiterspeichervorrichtung 2 mindestens einen Speicherblock MB, der eine Mehrzahl von Speicherzellen MC aufweist, die in Reihen und Spalten angeordnet sind, eine Mehrzahl von Bitleitungsvorlade- und Ausgleichsschaltungen 10, eine Mehrzahl von Leseauswahlgates 20, eine Mehrzahl von Schreibauswahlgates 30, eine Schreibsteuerschaltung 40, eine Leseverstärkerschaltung 50, eine Lesedatenbustreiberschaltung 60 und eine Lesedatenbus-Vorlade-/Ausgleichsschaltung 70, die für jeden Speicherblock angeordnet ist; und eine globale Lesedatenbus-Vorlade-/Ausgleichsschaltung 80, die gemeinsam dem Speicherblock zur Verfügung gestellt ist.
Da die Operationen der Lesebit-Vorlade-/Ausgleichsschaltung 10, des Leseauswahlgates 20, des Schreibauswahlgates 30, der Schreibsteuerschaltung 40, der Leseverstärkerschaltung 50, der Lesedatenbustreiberschaltung 60, der Lesedatenbus-Vorlade- /Ausgleichsschaltung 70 und der globalen Lesedatenbus-Vorlade- /Ausgleichsschaltung 80 ähnlich sind zu denen der in Fig. 5 gezeigten Halbleiterspeichervorrichtung 2, wird im folgenden nur ein bestimmter beispielhafter Aufbau für eine derartige Schaltung beschrieben.
Für jede Speicherzelle MC zum Speichern von Daten ist typischerweise eine SRAM (Static Random Access Memory)-Zelle angeordnet, jedoch wird die Erfindung durch den Aufbau oder den Typ der Speicherzelle nicht eingeschränkt. Eine Wortleitung WL ist unabhängig für jeden Speicherblock MB und entsprechend jeder Speicherzellenreihe bereitgestellt, während ein Bitleitungspaar BLP, das durch komplementäre Bitleitungen BIT und /BIT gebildet ist, unabhängig für jeden Speicherblock MB und entsprechend jeder Speicherzellenspalte bereitgestellt ist. Fig. 1 zeigt beispielhaft einen Aufbau entsprechend einer ersten und m-ten Speicherzellenreihe und einer ersten und n-ten Speicherzellenspalte von k Speicherblöcken MBk, wie in Fig. 5 gezeigt.
Die Bitleitungs-Vorlade-/Ausgleichsschaltung 10 ist entsprechend jeder Speicherzellenspalte in jedem Speicherblock MB angeordnet. Die Bitleitungs-Vorlade-/Ausgleichsschaltung 10, die zu der ersten Speicherzellenspalte des Speicherblocks MBk korrespondiert, enthält zum Beispiel P-Kanal MOS-Transistoren 11 und 12, die elektrisch zwischen entsprechende Bitleitungen BITk1 und /BITk1 und die Bitleitungsvorladespannung Vbp geschaltet sind, einen P-Kanal MOS-Transistor 13, der elektrisch zwischen entsprechende Bitleitungen BITk1 und /BITk1 geschaltet ist, ein Logikgatter 14 zur Ausgabe eines logischen NAND- Operationsergebnisses des entsprechenden Spaltenauswahlsignals Y1 und des entsprechenden Blockaktivierungssignals BACTk und einen Inverter 16 zum Invertieren des Ausgangssignals des Logikgatters 14 und zum Bereitstellen desselben an jedes Gatter der Transistoren 11 bis 13.
Diese Bitleitungs-Vorlade-/Ausgleichsschaltung 10 isoliert jede der entsprechenden Bitleitungen BITk1 und /BITk1 von der Bitleitungsvorladespannung, wenn der entsprechende Speicherblock MBk ausgewählt, das Blockaktivierungssignal BACTk aktiviert (auf H-Pegel), und das entsprechende Spaltenauswahlsignal Y1 aktiviert ist (auf H-Pegel), und koppelt jede der entsprechenden Bitleitungen BITk1 und /BITk1 mit der Bitleitungsvorladespannung Vbp, um in den anderen Zeitperioden vorzuladen. Die Bitleitungs- Vorlade-/Ausgleichsschaltung 10, die eine ähnliche Struktur aufweist, ist ebenfalls für jede der anderen Speicherzellenspalten angeordnet.
Das Leseauwahlgate 20 ist für jeden Speicherblock MB entsprechend jeder Speicherzellenspalte angeordnet. Eine Struktur des Leseauswahlgates, die entsprechend der ersten Speicherzellenspalte des Speicherblocks MBk bereitgestellt ist, wird repräsentativ beschrieben.
Das Leseauwahlgate 20 enthält einen P-Kanal MOS-Transistor 21, der elektrisch zwischen eine entsprechende Bitleitung BITk1 und einen Lesedatenbus LRDBk gekoppelt ist, einen P-Kanal MOS- Transistor 22, der elektrisch zwischen eine entsprechende Bitleitung /BITk1 und einen Lesedatenbus/LRDBk gekoppelt ist, und ein Logikgatter 24 zum Ausgeben eines logischen NAND- Operationsergebnisses, gebildet aus dem Blockleseaktivierungssignal RBACTk und dem entsprechenden Spaltenauswahlsignal Y1. Das Ausgangssignal des Logikgatters 24 wird für jedes Gatter der Transistoren 21 und 22 bereitgestellt.
Folglich wird das Leseauwahlgate 20 aktiviert, wenn der entsprechende Speicherblock MBk ausgewählt wird, und das Blockleseaktivierungssignal RBACTk wird aktiviert (auf H-Pegel) und koppelt die Datenlesebusse LRDBk und /LRDBk jeweils mit den Bitleitungen BITk1 und /BITk1, wenn das entsprechende Spaltenauswahlsignal Y1 weiter auf H-Pegel aktiviert ist. Wenn das entsprechende Blockleseaktivierungssignal RBACTk auf L-Pegel deaktiviert ist, also inaktiv, trennt das Leseauswahlgate 20 die Lesedatenbusse LRDBk und /LRDBk von den Bitleitungen BITk1 und /BITk1, unabhängig von dem entsprechenden Spaltenauswahlsignal Y1. Das Leseauswahlgate, das einen ähnlichen Aufbau aufweist, ist also für jede der anderen Speicherzellenspalten angeordnet.
Das Schreibauswahlgate 30 ist entsprechend jeder Speicherzellenspalte in jedem Speicherblock MB angeordnet. Ein Aufbau des Schreibauswahlgates, das korrespondierend zu der ersten Speicherzellenspalte des Speicherblocks MBk bereitgestellt ist, wird repräsentativ im folgenden beschrieben.
Das Schreibauswahlgate 30 enthält ein Transfergate 31, das zwischen die entsprechende Bitleitung BITk1 und den Schreibdatenbus LWDBk geschaltet ist, ein Transfergate 32, das» zwischen die entsprechende Bitleitung /BITk1 und den Schreibdatenbus /LWDBk geschaltet ist, ein Logikgatter 34, das ein NAND-Logikoperationsergebnis des Blockschreibaktivierungssignals WBACTk und des entsprechenden Spaltenauswahlsignals Y1 ausgibt, und einen Inverter 36, der das Ausgangssignal des Logikgatters 34 invertiert und es jedem der Transfergates 31 und 32 zur Verfügung stellt.
Folglich wird das Schreibauswahlgate 30 aktiviert, wenn der entsprechende Speicherblock MBk ausgewählt ist, und das Blockschreibaktivierungssignal WBACTk aktiviert ist (auf H- Pegel), und koppelt die Schreibdatenbusse LWDBk und /LWDBk elektrisch an die jeweiligen Bitleitungen BITk1 und /BITk1, wenn das entsprechende Spaltenauswahlsignal Y1 weiter auf H-Pegel aktiv ist. Wenn das entsprechende Blockschreibaktivierungssignal WBACTk auf L-Pegel deaktiviert ist, also im deaktivierten Zustand, trennt das Schreibauswahlgate 30 die Schreibdatenbusse LWDBk und /LWDBk von den Bitleitungen BITk1 und /BITk1, unabhängig von dem entsprechenden Spaltenauswahlsignal Y1. Das Schreibauswahlgate mit einer ähnlichen Struktur ist ebenfalls für jede der Speicherzellenspalten angeordnet.
Die Schreibsteuerschaltung 40 enthält ein Logikgatter 42, das die Spannung des Schreibdatenbusses /LWDBk auf H-Pegel (Leistungsversorgungsspannung Vcc) oder den L-Pegel (Massespannung Vss) setzt, entsprechend einem NAND- Logikoperationsergebnis, gebildet aus den Spannungspegeln des globalen Schreibdatenbusses GWDB und des entsprechenden Blockschreibaktivierungssignals WBACTk, und ein Logikgatter 44, das die Spannung des Schreibdatenbusses LWDBk auf H-Pegel (Leistungsversorgungsspannung Vcc) oder den L-Pegel (Massespannung Vss) setzt, entsprechend einem NAND- Logikoperationsergebnis, gebildet aus den Spannungspegeln des globalen Schreibdatenbusses /GWDB und des entsprechenden» Blockschreibaktivierungssignals WBACTk.
Folglich wird die Schreibsteuerschaltung 40 in Antwort auf die Aktivierung (auf H-Pegel) des entsprechenden Blockschreibaktivierungssignals WBACTk aktiviert. In dem Speicherblock mit der aktivierten Schreibsteuerschaltung 40 werden die entsprechenden Schreibdatenbusse (zum Beispiel LWDBk und /LWDBk) jeweils auf den H-Pegel und den L-Pegel gesetzt. Andererseits wird in dem Block mit nicht aktivierter Schreibsteuerschaltung 40 jeder der entsprechenden Schreibdatenbusse auf H-Pegel gesetzt.
Die Leseverstärkerschaltung 50 enthält P-Kanal MOS-Transistoren 51 und 52, die jeweils elektrisch zwischen die Lesedatenbusse LRDBk und /LRDBk und die Leistungsversorgungsspannung Vcc geschaltet sind, N-Kanal MOS-Transistoren 53 und 54, die elektrisch zwischen die Lesedatenbusse LRDBk und /LRDBk und einen Knoten Ns geschaltet sind, N-Kanal MOS-Transistoren 56 und 57, die parallel zwischen den Knoten Ns und die Massespannung Vss geschaltet sind, und einen P-Kanal MOS-Transistor 58, der elektrisch zwischen die Leistungsversorgungsspannung Vcc und den Knoten Ns geschaltet ist. Jedes Gatter der Transistoren 51 und 53 ist mit dem Lesedatenbus /LRDBk verbunden, und jedes Gatter der Transistoren 52 und 54 ist mit dem Lesedatenbus LRDBk verbunden. Jedes Gatter der Transistoren 56, 57 und 58 empfängt das Blocklesefreigabesignal BSSEk.
Die Leseverstärkerschaltung 50 wird in Antwort auf die Aktivierung (auf H-Pegel) des entsprechenden Blocklesefreigabesignals BSSEk aktiviert, und verstärkt die Spannungsdifferenz zwischen den Lesedatenbussen LRDBk und /LRDBk durch Verstärkungsoperationen der Transistoren 51-54 als sogenannter kreuzgekoppelter Verstärker. Andererseits, wenn das entsprechende Blocklesefreigabesignal BSSEk nicht aktiv ist (auf L-Pegel deaktiviert), führen die Transistoren 51-54 keine Verstärkungsoperationen durch, da der Knoten Ns mit der Leistungsversorgungsspannung Vcc gekoppelt ist. Die Leseverstärkerschaltung 50 wird also derart deaktiviert, daß die Verstärkungsoperation zwischen den Lesedatenbussen LRDBk und /LRDBk nicht durchgeführt wird.
Die Lesedatenbustreiberschaltung 60 enthält Inverter 61, 63, N- Kanal MOS-Transistoren 62, 64 und P-Kanal MOS-Transistoren 68, 69. Der Inverter 61 invertiert den Spannungspegel des Lesedatenbusses /LRDBk und gibt diesen an das Gatter des Transistors 62 aus. Der Inverter 63 invertiert den Spannungspegel des Lesedatenbusses LRDBk und gibt diesen an das Gatter des Transistors 64 aus.
Der Transistor 62 ist elektrisch zwischen den globalen Lesedatenbus /GRDB und die Massespannung Vss geschaltet, wohingegen der Transistor 64 elektrisch zwischen den globalen Lesedatenbus GRDB und die Massespannung Vss geschaltet ist. Der Transistor 68 ist elektrisch zwischen die Leistungsversorgungsspannung Vcc und den globalen Lesedatenbus GRDB geschaltet, und dessen Gatter ist mit dem globalen Lesedatenbus /GRDB verbunden. Der Transistor 69 ist elektrisch zwischen die Leistungsversorgungsspannung Vcc und den globalen Lesedatenbus /GRDB geschaltet, und dessen Gatter ist mit dem globalen Lesedatenbus GRDB verbunden.
Die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 enthält P- Kanal MOS-Transistoren 71 und 72, die elektrisch zwischen die Lesedatenbusse LRDBk und /LRDBk und die Leistungsversorgungsspannung Vcc geschaltet sind, und einen P- Kanal MOS-Transistor 73, der elektrisch zwischen die Lesedatenbusse LRDBk und /LRDBk geschaltet ist. Jedes Gatter der Transistoren 71 bis 73 empfängt die Eingabe von dem lokalen Vorladesignal /LDBCHk.
Folglich wird die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 in Antwort auf die Aktivierung (auf L-Pegel) des lokalen Vorladesignals /LDPCHk aktiviert, und verbindet jeden der entsprechenden Lesedatenbusse LRDBk und /LRDBk mit der Leistungsversorgungsspannung Vcc zum Vorladen. Andererseits, wenn das lokale Vorladesignal /LDPCHk auf H-Pegel deaktiviert ist, ist die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 deaktiviert, und isoliert jeden der Lesedatenbusse LRDBk und /LRDBk von der Leistungsversorgungsspannung Vcc.
In ähnlicher Weise enthält die globale Lesedatenbus-Vorlade- /Ausgleichsschaltung 80 P-Kanal MOS-Transistoren 81 und 82, die jeweils elektrisch zwischen die globalen Lesedatenbusse GRDB und /GRDB und die Leistungsversorgungsspannung Vcc geschaltet sind, und einen P-Kanal MOS-Transistor 83, der elektrisch zwischen die globalen Lesedatenbusse GRDB und /GRDB geschaltet ist. Jedes Gatter der Transistoren 81 bis 83 empfängt das globale Vorladesignal /GDPCH.
Folglich wird die globale Lesedatenbus-Vorlade- /Ausgleichsschaltung 80 in Antwort auf die Aktivierung (L- Pegel) des globalen Vorladesignals /GDPCH aktiviert, und verbindet jeden der globalen Lesedatenbusse GRDB und /GRDB mit der Leistungsversorgungsspannung Vcc zum Vorladen. Andererseits, wenn das globale Vorladesignal /GDPCH auf H-Pegel deaktiviert ist, wird die globale Lesedatenbus-Vorlade-/Ausgleichsschaltung 80 deaktiviert, und isoliert damit jeden der globalen Lesedatenbusse GRDB und /GRDB von der Leistungsversorgungsspannung Vcc.
Wenn die globale Lesedatenbus-Vorlade-/Ausgleichsschaltung 80 nicht aktiv ist, verstärkt die Lesedatenbustreiberschaltung 60 die Spannungsdifferenz zwischen den globalen Lesedatenbussen GRDB und /GRDB entsprechend der Spannungsdifferenz zwischen den komplementären Lesedatenbussen, die durch die Leseverstärkerschaltung 50 verstärkt worden ist, mit entsprechender inaktiver Lesedatenbus-Vorlade- /Ausgleichsschaltung 70.
Das Blockaktivierungssignal BACTk wird also als Signal zum Steuern der Aktivierung der entsprechenden Bitleitungs-Vorlade- /Ausgleichsschaltung 10 verwendet, während das Blockleseaktivierungssignal RBACTk als Signal zum Steuern der Aktivierung des entsprechenden Leseauswahlgates 20 verwendet wird, und das Blockschreibaktivierungssignal WBACTk wird als Signal zum Steuern der Aktivierung des entsprechenden Schreibauswahlgates 30 und der Schreibsteuerschaltung 40 verwendet. Darüber hinaus wird die Aktivierung der Leseverstärkerschaltung 50 durch ein entsprechendes Blocklesefreigabesignal BSSEk gesteuert, während die Aktivierung der Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 durch das entsprechende lokale Vorladesignal/LDPCHk gesteuert wird, und die Aktivierung der globalen Lesedatenbus-Vorlade- /Ausgleichsschaltung 80 wird durch das globale Vorladesignal /GDPCH gesteuert.
Die Bitleitungs-Vorlade-/Ausgleichsschaltung 10, das Leseauswahlgate 20, das Schreibauswahlgate 30, die Schreibsteuerschaltung 40, die Leseverstärkerschaltung 50, die Lesedatenbustreiberschaltung 60, und die Lesedatenbus-Vorlade- /Ausgleichsschaltung 70 sind ebenfalls in ähnlicher Weise in jedem der anderen Speicherblöcke angeordnet.
Im folgenden wird ein Aufbau der Steuerschaltung 110 beschrieben.
Verglichen mit der in Fig. 5 gezeigten Steuerschaltung 510 unterscheidet sich die Steuerschaltung 110 dadurch, daß sie Inverter 112, 116, 118 und ein Logikgatter 114 anstelle des Inverters 530 aufweist, und ferner dadurch, daß sie ein Logikgatter 120 und einen Inverter 122 aufweist, die zwischen dem Logikgatter 536 und dem Inverter 538 angeordnet sind. Darüber hinaus erzeugt die BI-Signalerzeugungsschaltung 105 das Burn-in-Signal BI, das während des Burn-in-Tests auf H-Pegel gesetzt wird.
Der Inverter 112 invertiert das Burn-in-Signal BI. Das Logikgatter 114 gibt ein NOR-Operationsergebnis, gebildet aus dem Burn-in-Signal BI und dem Lesefreigabesignal SE von der in Fig. 5 gezeigten Steuerschaltung 500 aus. Der Inverter 116 invertiert das Ausgangssignal des Logikgatters 114, und der Inverter 118 invertiert ferner das Ausgangssignal des Inverters 116. Das Logikgatter 120 gibt das OR-Logikoperationsergebnis, gebildet aus dem invertierten Signal des Ausgangssignals vom Logikgatter 536 und dem invertierten Signal des Ausgangssignals vom Inverter 112, aus. Der Inverter 122 invertiert das Ausgangssignal des Logikgatters 120 und gibt es in den Inverter 538 ein. Der Inverter 538 invertiert das Ausgangssignal des Inverters 112 und erzeugt das Blockleseaktivierungssignal RBACTk.
Das Logikgatter 532 gibt ein NAND-Logikoperationsergebnis, gebildet aus dem invertierten Signal des Leseaktivierungssignals RACT und dem Ausgangssignal des Inverters 118 aus. Der Inverter 534 invertiert das Ausgangssignal des Inverters 118, und überträgt es an einen der Eingänge des Logikgatters 544. Der Inverter 548 invertiert das Ausgangssignal des Logikgatters 114 und erzeugt das globale Vorladesignal /GDPCH. Die übrigen Verbindungen der Logikgatters und Inverter sind ähnlich zu der Steuerschaltung 510, wie in Fig. 5 gezeigt, weshalb keine erneute Beschreibung erfolgt. In ähnlicher Weise wie bei der in Fig. 5 gezeigten Steuerschaltung 510 erzeugt die Steuerschaltung 110 eine Steuersignalgruppe zum Steuern der Aktivierung der Bitleitungs-Vorlade-/Ausgleichsschaltung 10, eines Leseauswahlgates 20, eines Schreibauswahlgates 30, einer Schreibsteuerschaltung 40, einer Leseverstärkerschaltung 50, einer Lesedatenbus-Vorlade-/Ausgleichsschaltung 70, und einer globalen Lesedatenbus-Vorlade-/Ausgleichsschaltung 80. Eine Struktur zum Steuern der Aktivierung der Schaltungsgruppe entsprechend dem Speicherblock MBk ist repräsentativ in Fig. 1 gezeigt.
Wie in Fig. 2 gezeigt, wenn der Burn-in-Test durchgeführt wird, wird das Burn-in-Signal BI auf H-Pegel gesetzt, und das Modussteuersignal /W und das Lesezyklussignal RE werden jeweils auf L-Pegel gehalten, um dem Schreibmodus zu entsprechen. Dementsprechend werden das Lesefreigabesignal SE und das Leseaktivierungssignal RACT auf L-Pegel während des Lesezyklus bei der normalen Operation gehalten. Da die Einstellungen des Taktsignals CLK und des internen Taktsignals intCLK ähnlich sind zu denen gemäß Fig. 6, erfolgt keine erneute Beschreibung davon. Andererseits, wenn der Burn-in-Test durchgeführt wird, erfolgen die Auswahl der Wortleitung und des Spaltenauswahlsignals durch das Adressensignal ADD und die Speicherblockauswahl im allgemeinen derart, daß eine Mehrzahl von Speicherzellenreihen, Speicherzellenspalten und Speicherblöcken gleichzeitig parallel aktiviert werden, obwohl dies nicht im einzelnen in der Figur dargestellt ist. Fig. 2 zeigt das Einstellen der Steuersignalgruppe während des Burn-in- Tests, wenn der Speicherblock MBk ausgewählt ist.
Da das Burn-in-Signal BI während des Burn-in-Tests auf H-Pegel gesetzt ist, wird das globale Vorladesignal /GDPCH auf H-Pegel (deaktivierter Zustand) gezwungen. Darüber hinaus wird ebenfalls das lokale Vorladesignal entsprechend jedem Speicherblock, wie etwa das lokale Vorladesignal /LDPCHk ebenfalls deaktiviert (auf H-Pegel gezwungen). Dementsprechend werden die globale Lesedaten-Vorlade-/Ausgleichsschaltung 80 und die Lesedatenbus- Vorlade-/Ausgleichsschaltung 70 jedes Speicherblocks deaktiviert. Jeder Lesedatenbus jedes Speicherblocks, wie etwa jeder der globalen Lesedatenbusse GRDB und /GRDB sowie der Lesedatenbusse LRDBk und /LRDBk wird also bezüglich der Leistungsversorgungsspannung Vcc entsprechend von der Vorladespannung isoliert.
In ähnlicher Weise wird das Blockleseaktivierungssignal, wie etwa das Blockleseaktivierungssignal RBACTk, in jedem Speicherblock während des Burn-in-Tests auf H-Pegel aktiviert. Dadurch wird jedes Leseauswahlgate 20 in jedem Speicherblock aktiviert.
Das Blocklesefreigabesignal, wie etwa das Blocklesefreigabesignal BSSEk wird in ähnlicher Weise während des Burn-in-Tests in jedem Speicherblock auf H-Pegel aktiviert. Dadurch wird die Leseverstärkerschaltung 50 in jedem Speicherblock aktiviert.
Andererseits, da das Blockaktivierungssignal BACTk und das Blockschreibaktivierungssignal WBACTk ähnlich gesetzt sind, wie in Fig. 6 gezeigt, während die Bitleitungs-Vorlade- /Ausgleichsschaltung 10 deaktiviert ist, werden das Schreibauswahlgate 30 und die Schreibsteuerschaltung 40 jeweils aktiviert, im Schreibmodus beim normalen Betrieb, also wie unter Bezugnahme auf die Fig. 5 und 6 beschrieben aktiviert.
Wenn der Burn-in-Test durchgeführt wird, setzt bei einer derartigen Struktur die aktivierte Schreibsteuerschaltung 40 die Schreibdatenbusse LWDBk und /LWDBk jeweils auf H-Pegel und L- Pegel, entsprechend den Spannungen der globalen Schreibdatenbusse GWDB und /GWDB. Darüber hinaus wird in der Speicherzellenspalte mit dem entsprechenden aktivierten Spaltenauswahlsignal jedes Schreibauswahlgate 30 aktiviert, die Spannungsdifferenz zwischen den Schreibdatenbussen LWDBk und /LWDBk an die Spannungsdifferenz zwischen den entsprechenden Bitleitungen BIT und /BIT übertragen.
Da jedes Leseauswahlgate 20 aktiviert wird, sind darüber hinaus entsprechende Bitleitungen BIT und /BIT elektrisch jeweils mit den Lesedatenbussen LRDBk und /LRDBk gekoppelt. Wenn die Lesedatenbus-Vorlade-/Ausgleichsschaltung 70 und die globale Lesedatenbus-Vorlade-/Ausgleichsschaltung 80 jeweils nicht aktiv sind, und jede Leseverstärkerschaltung 50 während des Burn-in-Tests aktiv ist, wird die Spannungsdifferenz zwischen den Bitleitungen BIT und /BIT verstärkt und als Spannungsdifferenz zwischen den Lesedatenbussen LRDBk und /LRDBk und Spannungsdifferenz zwischen den globalen Lesedatenbussen GRDB und /GRDB übertragen.
Da das Burn-in-Signal BI auf L-Pegel während des normalen Betriebs gehalten ist, arbeitet die Steuerschaltung 110 als Steuerschaltung 510, wie in Fig. 6 gezeigt. Folglich, wie unter Bezugnahme auf die Fig. 5 und 6 beschrieben, wird entweder der Schreibmodus (Datenschreiboperation) oder der Lesemodus (Datenleseoperation) entsprechend dem gesetzten Modussteuersignal/W durchgeführt.
Mit einer derartigen Struktur kann die Spannung gleichzeitig an die globalen Schreibdatenbusse GWDB und /GWDB sowie die Schreibdatenbusse LWDBk und /LWDBk, die die Datenbusse des Datenschreibsystems sind, angelegt werden, an die globalen Lesedatenbusse GRDB und /GRDB sowie an die Lesedatenbusse LRDBk und /LRDBk, die die Datenbusse des Datenlesesystems sind, an jede der Bitleitungen BIT und /BIT, und die Mehrzahl der Speicherzellen MC durch ein Modussetzen ohne unabhängige Durchführung der Operationen, jeweils entsprechend dem Lesemodus und dem Schreibmodus beim normalen Betrieb. Als Ergebnis kann der Burn-in-Test zum Erkennen von frühen Potentialfehlern durch Anlegen einer Spannungsbelastung effektiv in kurzer Zeit durchgeführt werden.
Unter Bezugnahme auf Fig. 3 wird im folgenden eine andere beispielhafte Struktur der Steuerschaltung beschrieben.
Wie in Fig. 3 gezeigt, ist die Steuerschaltung 115, die durch Steuerschaltungen 200 und 510 gebildet ist, anstelle der Steuerschaltungen 110 und 500 (nicht gezeigt) in der Halbleiterspeichervorrichtung 1 gemäß Fig. 1 angeordnet. Die Steuerschaltung 200 unterscheidet sich von der in Fig. 5 gezeigten Steuerschaltung 500 dadurch, daß sie ferner eine BI- Signalerzeugungsschaltung 105, Inverter 202, 204 und ein Logikgatter 206 aufweist.
Der Inverter 202 invertiert das Burn-in-Signal BI von der BI- Signalerzeugungsschaltung 105. Der Inverter 204 invertiert das Lesezyklussignal RE. Das Logikgatter 206 gibt ein NAND- Logikoperationsergebnis der Ausgänge von den jeweiligen Invertern 202 und 204 an einen Knoten Na. Die dem Logikgatter 502 nachgeschaltete Schaltungsgruppe arbeitet als Steuerschaltungen 500 und 510, wie in Fig. 5 gezeigt, entsprechend dem internen Taktsignal intCLK und dem Spannungspegel am Knoten Na.
Fig. 4 zeigt ein Operationswellenformdiagramm (Impulsübersicht) für das Setzen der Steuersignalgruppe, die durch die Steuerschaltung 115 gemäß Fig. 3 während des Burn-in-Tests erzeugt wird.
Wie in Fig. 4 gezeigt, ist während des Burn-in-Tests, wenn das Burn-in-Signal BI auf H-Pegel gesetzt ist, die Spannung des Knotens Na auf H-Pegel fixiert. Wie in Fig. 2 gezeigt, sind das Modussteuersignal /W und das Lesezyklussignal RE jeweils auf L- Pegel fixiert, um dem Schreibmodus zu entsprechen. Darauf antwortend werden das Lesefreigabesignal SE und das Leseaktivierungssignal RACT als Lesezyklus im normalen Betrieb gesetzt. Da die Einstellungen des Taktsignals CLK, des internen Taktsignals intCLK und des Adressensignals ADD während des Burn- in-Tests ähnlich sind wie bereits unter Bezugnahme auf Fig. 2 beschrieben, erfolgt keine erneute Beschreibung davon.
Als Ergebnis werden das Blockaktivierungssignal BACTk und das Schreibaktivierungssignal WBACTk, die von der Steuerschaltung 510 erzeugt werden, beim Schreibmodus im normalen Betrieb erzeugt, und das Blockleseaktivierungssignal RBACTk, das lokale Vorladesignal /LDPCH, das Blocklesefreigabesignal BSSEk und das globale Vorladesignal /GDPCH werden beim Lesemodus in dem normalen Betrieb erzeugt. Durch Verwendung einer Steuerschaltung mit einem derartigen Aufbau, kann die Spannung auch gleichzeitig an jedes Datenbuspaar des Datenschreibsystems und jedes Datenbuspaar des Datenlesesystems durch ein Modussetzen angelegt werden, ohne die Operationen entsprechend jeweils dem Lesemodus und dem Schreibmodus in dem normalen Betrieb unabhängig durchzuführen. Als Ergebnis kann der Burn-in-Test zum Erkennen des frühen Potentialfehlers durch Anlegen einer Spannungsbelastung wirkungsvoll in kurzer Zeit durchgeführt werden.
Gemäß der Steuerschaltung 115, wie in Fig. 3 gezeigt, kann die Steuersignalgruppe unabhängig das Blockauswahlergebnis entsprechend dem Blockauswahlsignal Zk in jedem Speicherblock reflektieren. Im Gegensatz dazu wird gemäß der Steuerschaltung, die den in Fig. 1 gezeigten Aufbau aufweist, die Steuersignalgruppe ähnlich in jedem Speicherblock gesetzt.
Obwohl die Erfindung im vorangegangenen im einzelnen beschrieben und erläutert worden ist, ist es selbstverständlich, daß dies nur beispielhaft geschehen ist, und den Schutzbereich in keinerlei Weise einschränkt.

Claims

1. Halbleiterspeichervorrichtung, enthaltend:
eine Mehrzahl von Speicherzellen (MC), die jeweils Daten speichern;
eine Mehrzahl von Wortleitungen (WLk1-WLkm), die entsprechend jeweiliger Speicherzellenreihen angeordnet sind;
eine Mehrzahl von Bitleitungspaaren (BLPk1-BLPkn), die entsprechend jeweiligen Speicherzellenspalten angeordnet und jeweils durch komplementäre erste und zweite Bitleitungen (BLk1-BLkn, /BLk1-/BLkn) gebildet sind;
ein Schreibdatenbuspaar (LWDBPk), das durch komplementäre erste und zweite Schreibdatenbusse (LWDBk, /LWDBk) gebildet ist;
eine Schreibsteuerschaltung (40) zum Setzen des ersten und zweiten Schreibdatenbusses jeweils auf die eine und die andere einer ersten und zweiten Spannung (Vcc, Vss), entsprechend den Schreibdaten, wenn diese aktiviert ist;
eine Mehrzahl von Schreibauswahlgates (30), die entsprechend zu jeweiligen Speicherzellenspalten angeordnet sind, und jeweils eine Entsprechende der ersten und zweiten Bitleitung jeweils mit dem ersten und zweiten Schreibdatenbus gemäß einem Spaltenauswahlergebnis verbinden, wenn diese aktiviert sind;
eine Lesedatenbuspaar (LRDBPk), das durch komplementäre erste und zweite Lesedatenbusse (LRDBk, /LRDBk) gebildet ist;
eine Mehrzahl von Leseauswahlgates (20), die entsprechend den jeweiligen Speicherzellenspalten angeordnet sind, und jeweils eine Entsprechende der ersten und zweiten Bitleitung jeweils mit den ersten und zweiten Lesedatenbus gemäß einem Spaltenauswahlergebnis verbinden, wenn diese aktiviert sind;
eine Leseverstärkerschaltung (50) zum Verstärken der Spannungsdifferenz zwischen dem ersten und zweiten Lesedatenbus, wenn diese aktiv ist;
eine Vorlade-/Ausgleichsschaltung (70) zum Setzen beider, des ersten und zweiten Lesedatenbusses auf eine vorgeschriebene Spannung, wenn diese aktiviert ist; und
eine Steuerschaltung (110, 115) zum Steuern der Aktivierung der Schreibsteuerschaltung, der Mehrzahl von Schreibauswahlgates, der Mehrzahl von Leseauswahlgates, der Leseverstärkerschaltung und der Vorlade-/Ausgleichsschaltung; wobei
die Steuerschaltung die Schreibsteuerschaltung, die Mehrzahl der Schreibauswahlgates, die Mehrzahl der Leseauswahlgates und die Leseverstärkerschaltung aktiviert und die Vorlade-/Ausgleichsschaltung deaktiviert, während eines Tests, der sich von einem normalen Betrieb unterscheidet.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Steuerschaltung (110, 115) die Schreibsteuerschaltung (40), die Mehrzahl der Schreibauswahlgates (30) und die Vorlade- /Ausgleichsschaltung (70) aktiviert und die Mehrzahl der Leseauswahlgates (20) und die Leseverstärkerschaltung (50) in einem Schreibmodus des normalen Betriebs deaktiviert und die Mehrzahl der Leseauswahlgates und die Leseverstärkerschaltung aktiviert und die Schreibsteuerschaltung, die Mehrzahl von Schreibauswahlgates und die Vorlade-/Ausgleichsschaltung in einem Lesemodus des normalen Betriebs deaktiviert.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Mehrzahl der Speicherzellen (MCs) in eine Mehrzahl von Speicherblöcken (MBs) unterteilt sind;
die Mehrzahl von Wortleitungen (WLk1-WLkm), die Mehrzahl von Bitleitungspaare (BLPk1-BLPkn), die Mehrzahl von Schreibauswahlgates (30), die Mehrzahl von Leseauswahlgates (20), das Schreibdatenbuspaar (LWDBPk), das Lesedatenbuspaar (LRDBP), die Schreibsteuerschaltung (40), die Leseverstärkerschaltung (50) und die Vorlade- /Ausgleichsschaltung (70) unabhängig entsprechend jedes Speicherblocks angeordnet sind; und
die Halbleiterspeichervorrichtung ferner enthält:
ein globales Schreibdatenbuspaar (GWDBP), das gemeinsam für die Mehrzahl der Speicherblöcke angeordnet und jeweils durch komplementäre erste und zweite globale Schreibdatenbusse (GWDB, /GWDB) gebildet ist, um Schreibdaten zu übertragen;
ein globales Lesedatenbuspaar (GRDBP), das gemeinsam für die Mehrzahl der Speicherblöcke angeordnet und durch komplementäre erste und zweite globale Lesedatenbusse (GRDB, /GRDB) gebildet ist;
eine globale Vorlade-/Ausgleichsschaltung (80) mit einer Aktivierung, die durch die Steuerschaltung (110, 115) gesteuert wird, um bei Aktivierung beide, den ersten und zweiten globalen Lesedatenbus auf eine vorgeschriebene Spannung zu setzen; und
einen Lesetreiber (60) zum Verstärken einer Spannungsdifferenz zwischen dem ersten und zweiten globalen Lesedatenbus entsprechend einer Spannungsdifferenz zwischen dem ersten und zweiten Lesedatenbus (LRDBk, /LRDBk), die durch mindestens eine Leseverstärkerschaltung (50) verstärkt wird, wenn die globale Vorlade-/Ausgleichsschaltung nicht aktiv ist; wobei
die Schreibsteuerschaltung (40) die Spannungen des ersten und zweiten Schreibdatenbusses (LWDB, /LWDB) entsprechend den Spannungen des ersten und zweiten globalen Schreibdatenbusses bei Aktivierung setzt; und
während des Tests, die Steuerschaltung die globale Vorlade-/Ausgleichsschaltung deaktiviert und in mindestens einem Speicherblock, der aus der Mehrzahl von Speicherblöcken ausgewählt ist, die Schreibsteuerschaltung, die Mehrzahl von Schreibauswahlgates (30), die Mehrzahl von Leseauswahlgates (20) und die Leseverstärkerschaltung (50) aktiviert, und die Vorlade- /Ausgleichsschaltung (70) deaktiviert.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei während des Tests die Steuerschaltung (110, 115) die globale Vorlade-/Ausgleichsschaltung (80) deaktiviert und in jedem Speicherblock die Schreibsteuerschaltung (40), die Mehrzahl der Schreibauswahlgates (30), die Mehrzahl der Leseauswahlgates (20) und die Leseverstärkerschaltung (50) aktiviert, und die Vorlade- /Ausgleichsschaltung (70) deaktiviert.

5. Halbleiterspeichervorrichtung nach Anspruch 3, wobei während des Tests, die globale Vorlade-/Ausgleichsschaltung deaktiviert ist, und in mindestens einem Speicherblock, der aus der Mehrzahl von Speicherblöcken ausgewählt ist, die Schreibsteuerschaltung (40), die Mehrzahl von Schreibauswahlgates (30), die Mehrzahl von Leseauwahlgates (20) und die Leseverstärkerschaltung (50) aktiviert sind, und die Vorlade-/Ausgleichsschaltung (70) deaktiviert sind.

6. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Steuerschaltung (110, 115) die globale Vorlade- /Ausgleichsschaltung (80) aktiviert, und in dem ausgewählten Speicherblock die Schreibauswahlsteuerschaltung (40), die Mehrzahl der Schreibauswahlgates (30) und die Vorlade- /Ausgleichsschaltung (70) aktiviert und die Mehrzahl der Leseauswahlgates (20) und die Leseverstärkerschaltung (50) im Schreibmodus des normalen Betriebs deaktiviert, während die Steuerschaltung die globale Vorlade-/Ausgleichsschaltung (80) deaktiviert und in einem ausgewählten Speicherblock, die Mehrzahl der Schreibauswahlgates und die Leseverstärkerschaltung aktiviert und die Schreibsteuerschaltung, die Mehrzahl der Schreibauswahlgates, und die Vorlade-/Ausgleichsschaltung im Lesemodus des normalen Betriebs deaktiviert.

7. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Test einem Burn-in-Test zum Aufdecken eines Potentialfehlers durch Anlegen einer Spannungsbelastung entspricht; und während des Tests mindestens eine oder eine Mehrzahl der Speicherzellenreihen und mindestens eine oder eine Mehrzahl der Speicherzellenspalten gleichzeitig ausgewählt werden.