DE69822800T2

DE69822800T2 - Ladungs- und vorladungsbitleitungsstruktur eines sram-speichers

Info

Publication number: DE69822800T2
Application number: DE69822800T
Authority: DE
Inventors: Saroj Pathak; E. James PAYNE
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1997-01-24
Filing date: 1998-01-06
Publication date: 2004-12-30
Anticipated expiration: 2018-01-07
Also published as: EP0960421A1; WO1998033183A1; US5781469A; EP0960421A4; KR20000070411A; KR100483759B1; CN100390896C; JP2001509299A; CN1244281A; EP0960421B1; DE69822800D1; TW374173B

Description

TECHNISCHES GEBIET
Die Erfindung betrifft statische Direktzugriffsspeicher-Architekturen.
STAND DER TECHNIK
Mit Bezug auf 1 sind SRAM-Speicherzellen 1,1 und 1,2 ein Teil einer gröberen Speichermatrix, die nachstehend erörtert wird. Wie es auf dem Fachgebiet typisch ist, besteht jede SRAM-Speicherzelle aus zwei kreuzgekoppelten Invertern 16 und 18, wobei der Ausgang eines Inverters in den Eingang des anderen Inverters einspeist. Wenn der Inverter 16 Ausgangsdaten D aufweist, dann weist der Inverter 18 folglich komplementäre Ausgangsdaten D# auf. Auf die von den zwei Invertern gespeicherten Daten wird durch zwei Durchgangstransistoren 12 und 14 zugegriffen.
Jede SRAM-Speicherzelle wird durch eine Wortleitung und ein Paar von komplementären Bitleitungen adressiert. Die Zelle 1,1 wird beispielsweise durch Aktivieren der Wortleitung 15 angesteuert, was bewirkt, dass die Durchgangstransistoren 12 und 14 auf die Bitleitungen 17 und 19 zugreifen.
Ausgangsdaten D vom Inverter 16 werden zur Bitleitung 17 übertragen und komplementäre Ausgangsdaten D# vom Inverter 18 werden zur komplementären Bitleitung # 19 übertragen.
Die Verwendung eines komplementären Bitleitungspaars 17 und 19 für jede Spalte von Speicherzellen ist auf dem Fachgebiet typisch und beschleunigt das Lesen einer Speicherzelle erheblich. Wenn beispielsweise nur die Bitleitung 17 während des Lesens der Zelle 1,1 zur Verfügung stehen würde, dann müsste der Inverter 16 die Bitleitung 17 von einem Logikpegel auf einen anderen bringen, bevor ihre gespeicherten Daten ermittelt werden könnten. Da eine Speichermatrix eine große Anzahl von Zeilen von Speicherzellen aufweisen kann, kann die Bitleitung 17 sehr lang sein und mit einer großen Anzahl von Speicherzellen gekoppelt sein und daher eine große Eigenkapazität aufweisen. Die große Eigenkapazität der Bitleitung 17 würde die Zelle 1,1 verlangsamen und eine relativ lange Zeit erfordern, um einen gewünschten Logikpegel zu erreichen.
Unter Verwendung eines Paars von komplementären Bitleitungen, um eine SRAM-Zelle zu lesen, wobei jede Bitleitung komplementäre Daten empfängt, ist es möglich, die in einer Speicherzelle gespeicherten Daten durch Feststellen einer Spannungsdifferenz zwischen einem Paar von komplementären Bitleitungen, anstatt zu warten, bis eine Bitleitung den vollen gespeicherten Logikpegel empfängt, zu ermitteln. Dies erfordert die Verwendung eines Leseverstärkers, um die Spannungsdifferenz auf beiden Bitleitungen 17 und 19 zu lesen und die gespeicherten Daten zu ermitteln. Da ein Leseverstärker, der nicht dargestellt ist, eine Speicherzelle durch Erkennen eines Spannungsungleichgewichts zwischen einem Paar von Bitleitungen, d. h. 17 und 19, liest, ist es nicht erforderlich, dass entweder der Inverter 16 oder 18 eine Bitleitung 17 oder 19 vollständig auf einen festen hohen oder niedrigen Logikpegel ansteuert, und dadurch kann die Leseoperation verkürzt werden. Wenn die Bitleitung 17 beispielsweise auf eine höhere Spannung gesetzt wird als die komplementäre Bitleitung 19, dann wird festgestellt, dass die Zelle 1,1 einen hohen Logikpegel speichert. wenn die Bitleitung 17 auf eine niedrigere Spannung gesetzt wird als die komplementäre Bitleitung 19, dann wird festgestellt, dass die Zelle 1,1 einen niedrigen Logikpegel speichert. Solange eine ausreichende Spannungsdifferenz am komplementären Bitleitungspaar 17 und 19 anliegt, kann ein Leseverstärker die gespeicherten Daten erkennen, ohne warten zu müssen, bis eine Bitleitung ganz auf einen wahren Logikpegel hoch- oder herabgesetzt wird.
Die Verwendung eines komplementären Bitleitungspaars pro Spalte von Speicherzellen erzeugte jedoch ein neues Problem in frühen SRAM-Speichern. Zur Erläuterung, wenn die Speicherzellen 1,1 und 1,2 entgegengesetzte Daten halten und nacheinander gelesen werden, dann muss die Speicherzelle 1,2 die Richtung eines vorexistierenden Spannungsungleichgewichts auf den Bitleitungen 17 und 19, das durch das vorherige Lesen der Zelle 1,1 verursacht wird, ändern. Wenn die komplementären Bitleitungen 17 und 19 an einen Leseverstärker angelegt werden, während die Zelle 1,2 noch nicht ein neues Spannungsungleichgewicht hergestellt hat, dann kann der Leseverstärker das vorexistierende Spannungsungleichgewicht fälschlich als die in der Zelle 1,2 gespeicherten Daten lesen. Daher mussten frühe SRAM-Speicher mit zwei Bitleitungen pro Spalte von Speicherzellen eine gewisse Menge an Erholungszeit nach jeder Leseoperation einfügen, um zu ermöglichen, dass ein vorexistierendes Spannungsungleichgewicht durch eine neu angesteuerte Speicherzelle geändert wird, bevor auf ein komplementäres Bitleitungspaar durch einen Leseverstärker zugegriffen werden konnte. Dies verringerte den Geschwindigkeitsvorteil, der durch die Verwendung eines komplementären Bitleitungspaars pro Spalte von Speicherzellen erhalten worden war.
Das obige Problem war noch ausgeprägter, wenn eine Leseoperation einer Schreiboperation folgte. Während einer Schreiboperation musste das komplementäre Bitleitungspaar einer Spalte von Speicherzellen stark auf einen wahren hohen und einen wahren niedrigen Logikpegel gebracht werden, um das Paar von kreuzgekoppelten Invertern in einer Speicherzelle dazu zu bringen, die geschriebenen neuen Daten anzunehmen und irgendwelche vorexistierenden Daten aufzuheben. Daher existiert ein viel größeres Spannungsungleichgewicht auf einem komplementären Bitleitungspaar nach einer Schreiboperation als nach einer Leseoperation, und somit war nach einer Schreiboperation eine größere Menge an Erholungszeit erforderlich als nach einer Leseoperation.
Beim Angehen dieses Zeiterholungsproblems wurde vorher bemerkt, dass eine Erholungszeit nur dann erforderlich ist, wenn von einer Zeile von Speicherzellen zu einer anderen umgeschaltet wird, das heißt wenn von einer angesteuerten Wortleitung zu einer anderen gewechselt wird. Folglich besteht eine typische Art und Weise zum Lösen des vorstehend beschriebenen Zeiterholungsproblems darin, festzustellen, wann eine neue Wortleitung angesteuert werden soll, und einige Lesevorbereitungsschritte zu unternehmen, bevor die neue Wortleitung tatsächlich angesteuert wird. Die Vorbereitungsschritte umfassten das Vorladen jedes komplementären Bitleitungspaars auf eine gemeinsame hohe Spannung und das Zusammenklemmen beider Bitleitungen in jedem komplementären Bitleitungspaar, um das maximale Spannungsungleichgewicht zu begrenzen. Dies beseitigte irgendeine niedrige Spannung, die für eine Zelle eine lange Zeit zum Anheben erfordert haben kann, und verringerte auch die Spannungsdifferenz auf beiden Bitleitungen, so dass ein Leseverstärker irgendwelche vorexistierenden Daten nicht erkennen würde.
Mit Bezug auf 2 beginnt eine typische Architektur zum Implementieren der vorstehend erörterten Vorbereitungsschritte mit dem Zwischenspeichern von Eingangs-Zeilenadressenzuleitungen, die eine Wortleitung ansteuern, in einem Zeilenadressenpuffer 21. Der Zeilenadressenpuffer 21 überträgt dann die Zeilenadresse entlang von zwei Adressenbussen 25 und 23 zu einem Zeilendecodierer 27 bzw. einer Adressenübergangs-Erfassungsschaltung ATD 29. Der Zeilendecodierer 27 steuert eine Wortleitung in der Speichermatrix 37 an und ein Spaltendecodierer 39 steuert ein komplementäres Bitleitungspaar in der Speichermatrix 37 an. Die ATD-Schaltung 29 erfasst, wenn sich eine Zeilenadressen-Busleitung ändert, was bedeutet, dass eine neue Wortleitung durch den Zeilendecodierer 27 angesteuert werden soll, und reagiert durch Erzeugen eines Impulssignals für einen Impulsgenerator 31. Der Impulsgenerator erzeugt dann ein Ausgangsimpulssignal 35 mit einer vorbestimmten Dauer, das eine Ausgleichsschaltung 33 aktiviert. Die Dauer der Ausgleichswirkung wird durch das Impulssignal 35 vom Impulsgenerator 31 festgelegt, muss jedoch beendet sein, bevor der Zeilendecodierer 27 die neu angesteuerte Wortleitung aktiviert. Das US-Pat. Nr. 4 916 668, Matsui, beschreibt einen Impulsgenerator mit einem Ausgangsimpulssignal mit einer längeren Dauer nach einer Schreiboperation als nach einer Leseoperation. Die Ausgleichsschaltung 33 legt einen Vorlade-Spannungsimpuls an alle Bitleitungen in der Speichermatrix 37 an, während gleichzeitig beide Bitleitungen in jedem komplementären Bitleitungspaar zusammengeklemmt werden, wie vorstehend beschrieben.
Mit Bezug auf 3 befindet sich eine typische Ausgleichsschaltung 33 über der Speichermatrix 37. Jedes komplementäre Bitleitungspaar, beispielsweise die Bitleitungen 17 und 19, werden mittels einer Bitleitungsladestruktur in der Ausgleichsschaltung 33 selektiv mit Vcc gekoppelt. Alle komplementären Bitleitungspaare weisen identische Bitleitungsladestrukturen auf, und in dem Beispiel des komplementären Bitleitungspaars 17 und 19 besteht die Bitleitungsladestruktur aus einer ersten Diode 41, die die Bitleitung 17 mit Vcc verbindet, einer zweiten Diode 42, die die Bitleitung 19 mit Vcc verbindet, einem Paar von Schalttransistoren 47 und 49, die die Bitleitungen 17 und 19 selektiv mit Vcc koppeln, und einem Entzerrungstransistor 45, der die Bitleitungen 17 und 19 selektiv miteinander koppelt. Die Dioden 41 und 42 aktivieren nur, wenn das Potential an ihren jeweiligen Bitleitungen 17 oder 19 unter ihre Schwellenspannung fällt. In dieser Weise begrenzen die Dioden 41 und 42 den Spannungsabfall auf einer Bitleitung während einer Leseoperation auf nicht mehr als die Schwellenspannung einer Diode unterhalb Vcc. Durch Begrenzen des Spannungsungleichgewichts sowie der maximalen zulässigen niedrigen Spannung auf einem komplementären Bitleitungspaar während einer Leseoperation kann die Ausgleichsschaltung 33 das Spannungspotential auf einer Bitleitung schneller auf Werte nahe Vcc anheben. Es soll selbstverständlich sein, dass während einer Schreiboperation eine der Bitleitungen 17 oder 19 im Wesentlichen stark genug auf einen niedrigen Pegel gebracht wird, um die Begrenzungsoperation der Dioden 41 und 42 zu überwinden.
Die Schalttransistoren 47 und 49 und der Entzerrungstransistor 45 werden durch ein Impulssignal 35 gesteuert, das eine Impulslänge aufweist, die durch den Impulsgenerator 31 von 2 festgelegt wird. Bevor eine Wortleitung aktiviert und eine Speicherzelle angesteuert wird, aktiviert das Impulssignal 35 in 3 vorübergehend die Transistoren 45–49 in jeder Spalte von Speicherzellen.
Die Schalttransistoren 47 und 49 helfen, die Bitleitungen 17 bzw. 19 mit Vcc zu koppeln und dadurch die Ansteuerungsstärke der Diode 41 und 42 zu steigern, um eine Bitleitung schneller hochzusetzen. Dies ist nach einer Schreiboperation besonders günstig, da entweder die Bitleitung 17 oder 19 auf einer starken niedrigen Logikspannung liegt und die Transistoren 47 und 49 nun in Verbindung mit den Dioden 41 und 42 arbeiten können, um ihren Spannungspegel schnell auf Vcc anzuheben.
Der Entzerrungstransistor 45 vom N-Typ koppelt das komplementäre Bitleitungspaar 17 und 19 miteinander, um sicherzustellen, dass ihr Spannungsungleichgewicht innerhalb eines vorbestimmten Werts liegt, bevor eine Speicherzelle angesteuert wird. Da beide Bitleitungen 17 und 19 auf eine hohe Spannung angehoben werden, begrenzt der Transistor 45 vom n-Typ ihr Spannungsungleichgewicht auf die Schwellenspannung eines Transistors. Somit werden alle Bitleitungen auf einen hohen und ähnlichen Spannungswert gebracht, bevor eine neue Speicherzelle angesteuert wird. In dieser Weise erfordert eine neu angesteuerte Speicherzelle keine Erholungszeit, um ein vorexistierendes Spannungsungleichgewicht zu steuern und dadurch ihre Leseoperation zu beschleunigen. Eine ähnliche Ausgleichsschaltung ist im US-Pat. 4 916 668, Matsui, und US-Pat. 5 418 748, Monden, offenbart.
Jede Zuleitung im Zeilenadressenbus 23 in 2 wird durch eine individuelle ATD-Schaltung 29 überwacht. Mit Bezug auf 4 ist für Erläuterungszwecke eine frühe ATD-Schaltung 29 gezeigt, die eine einzelne Zeilenadresse A0 überwacht. Die ATD 29 erfordert zwei komplementäre Kopien der Zeilenadressenzuleitung A0. Der Zeilenadressenpuffer 21 erzeugt gewöhnlich eine wahre A0a und eine komplementäre A0a# Kopie einer Eingangs-Zeilenadressenzuleitung A0, aber die Verwendung der ATD 19 erfordert eine zusätzliche zweite komplementäre Kopie A0b und A0b# derselben Zeilenadressenzuleitung A0. Die erste Adressenkopie A0a und A0a# laufen durch eine invertierende Verzögerung 55 bzw. 57, bevor sie das Steuergate der jeweiligen Durchgangstransistoren 51 und 53 erreichen. Die zweite Adressenkopie A0b und A0b# werden direkt an die Sourceelektroden der jeweiligen Durchgangsbauelemente 51 und 53 angelegt. Nachdem die Signale A0a und A0a# die Transistoren 51 und 53 erreicht haben, weist daher jeder Durchgangstransistor 51 und 53 immer einen logischen Wert an seinem Steuergate auf, der zu seiner Sourceelektrode entgegengesetzt ist. Mit anderen Worten, nachdem beide Verzögerungen 58 und 57 abgelaufen sind, wird nur einer der Durchgangstransistoren 51 oder 53 betätigt, d. h. weist einen hohen Logikpegel an seinem Steuergate auf, und der betätigte Durchgangstransistor 57 oder 58 weist notwendigerweise einen niedrigen Logikpegel an seiner Sourceelektrode auf, die ihn mit dem Steuergate des Transistors 59 koppelt.
Der Transistor 59 ist daher normalerweise gesperrt, abgesehen von einem Zeitraum, nachdem sich eine Zeilenadressenleitung ändert und die Signale A0a und A0a# sich noch nicht durch ihre jeweiligen Verzögerungen 58 und 57 ausgebreitet haben. Wenn sich die Zeilenadressenzuleitung A0 ändert, erreicht die zweite Kopie der neuen Adresse A0b und A0b# die Sourceelektroden ihres jeweiligen Durchgangstransistors 51 oder 53, bevor die Änderung an den Steuergates der Durchgangstransistoren 51 und 53 erscheint. Daher weist der Durchgangstransistor 51 oder 53, der vorher einen hohen Logikpegel an seinem Steuergate aufwies und sich in einem "durchgesteuerten" Zustand befand, vorübergehend auch einen hohen Logikpegel an seiner Sourceelektrode auf. Dies überträgt vorübergehend einen hohen Logikpegel zum Transistor 59, bis sich die neuen Signale A0a und A0a# durch die invertierenden Verzögerungen 58 und 57 ausbreiten. Während dieser Verzögerungsperiode gibt der Transistor 59 ein hohes ATD_OUT-Signal aus, das einem Impulsgenerator 31 eine Adressenänderung A0 anzeigt.
Da jede Adressenzuleitung zwei komplementäre Kopien von sich selbst und eine separate Adressenübergangserfassungs("ATD") Schaltung erfordert, erhöhte diese Basis-ATD-Schaltung die Busgrößen- und Nutzflächenanforderungen beträchtlich, erhöhte die Anfälligkeit der ATD-Schaltung für einen Rauschfehler und das Hinzufügen von zwei invertierenden Verzögerungen pro ATD-Schaltung machte ihre Operation kompliziert.
Mit Bezug auf 5 führten Versuche zum Verbessern der Basis-ATD-Schaltung zu einer vereinfachten und herkömmlicheren ATD-Schaltung 29, die die Anzahl von zusätzlichen Adressenbusleitungen verringert und nur ein Verzögerungselement 63 erfordert. Ein ODER-Gatter 61 aktiviert die ATD-Schaltung nur, wenn die IC angesteuert wird, wie durch eine Chipansteuerzuleitung CS festgelegt. Die ATD 29 überwacht eine Adressenleitung A, die sie an eine Verzögerung 63 und an ein Exklusiv-ODER-Gatter 65 entlang der Zuleitung 67 anlegt. Das Ausgangssignal der Verzögerung 63 wird auch an das Exklusiv-ODER-Gatter 65 entlang der Zuleitung 68 angelegt. Wenn beide Zuleitungen 68 und 67 denselben Logikwert aufweisen, d. h. nachdem sich ein Signal A durch die Verzögerung 63 ausgebreitet hat, gibt das Exklusiv-ODER-Gatter 65 ein niedriges Signal aus. Wenn die Zuleitungen 68 und 67 verschiedene Logikwerte aufweisen, d. h. nach einer Änderung von A, aber bevor sich die Änderung durch die Verzögerung 63 ausgebreitet hat, gibt das Exklusiv-ODER-Gatter 65 einen hohen Logikpegel aus. Wenn sich das Signal A ändert, weist die Zuleitung 67 und 68 daher vorübergehend entgegengesetzte Logikwerte auf, bis sich das neue Signal A durch die Verzögerung 63 ausbreitet. Während dieser Verzögerungsperiode gibt das Exklusiv-ODER-Gatter 65 einen logisch hohen Impuls aus und signalisiert einem Impulsgenerator 31 die Änderung einer Wortleitungs-Adressenzuleitung.
Diese Schaltung verringert die Komplexität der Schaltung von 4, erfordert jedoch immer noch eine beträchtliche hinzugefügte Schaltungsanordnung aufgrund der erhöhten Busbreite, des Impulsgenerators 31, der Ausgleichsschaltung 33 und eines Verzögerungselements pro Zeilenadressenleitung. Obwohl der Kompromiss der verbesserten Leistung für eine erhöhte Nutzfläche und der Komplexität der Implementierung der ATD-Schaltung herkömmlich annehmbar war, haben jüngere Fortschritte in der Bauelementminiaturisierung zu verbesserten Geschwindigkeitsvorteilen geführt. Aufgrund der verbesserten Geschwindigkeitsvorteile wurde der Ratschlag der Verwendung der ATD-Schaltung in Frage gestellt. Die erhöhten Geschwindigkeitsvorteile von aktuellen SRAM-Speichern zusätzlich zu den Komplexitäten bei der Implementierung der ATD-Schaltung haben die Rauschfehler bis zu dem Punkt erhöht, an dem die ATD-Schaltungen schnell zu einem Hauptzuverlässigkeitsproblem werden.
Das heißt, die Verwendung von Verzögerungselementen und breiteren Busleitungen in ATD-Schaltungen macht sie für Rauschprobleme, insbesondere bei den heutigen höheren Geschwindigkeiten, anfälliger. Wenn irgendeine Zeilenadressenzuleitung eine Rauschspitze erfährt, kann sie unabsichtlich eine ATD-Schaltung auslösen, was verursacht, dass sie fälschlich eine Adressenänderung signalisiert und die Speichermatrix einem sporadischen Ausgleichsvorgang unterzieht. Da die Speichermatrix für den Ausgleichsvorgang nicht korrekt vorbereitet worden sein kann oder sich tatsächlich inmitten einer Leseoperation befinden kann, wenn der sporadische Ausgleichsvorgang geschieht, kann die Speichermatrix wahrscheinlich einen Datenverlust erleiden. Einige Schritte, um die herkömmliche ATD-Schaltung weiter zu modifizieren, um ihre Rauschunempfindlichkeit zu verbessern, wurden vorgeschlagen, wie z. B. im US-Pat. 5 343 082, Han et al., offenbart.
Andere Versuche in Richtung der Verringerung des ATD-Rauschproblems bestanden darin, die ATD-Schaltung insgesamt zu beseitigen. Das US-Pat. 4 964 083, Nogle et al., unterteilt eine SRAM-Speichermatrix in kleinere Blöcke mit kürzeren und weniger Bitleitungen, die ohne Hilfe einer ATD-Schaltung schnell aufgeladen und entladen werden können. Dies macht jedoch die Speichermatrix kompliziert, macht die Adressendecodierschaltung kompliziert und erfordert eine zusätzliche komplexe Schaltungsanordnung wie z. B. zusätzliche Differenzverstärker und Steilheitsverstärker, um eine schnelle Leseoperation sicherzustellen.
Eine weitere Methode in Richtung der Beseitigung der Verwendung einer ATD-Schaltung besteht darin, eine viel kompliziertere Ausgleichsschaltung zu verwenden, die jedes komplementäre Bitleitungspaar in einer Speichermatrix ständig überwacht, wenn sich der SRAM in einer Lesebetriebsart befindet. Die neue Ausgleichsschaltung aktiviert ihre Pull-Up-Bitleitungsladestruktur, wenn das Spannungsungleichgewicht auf einem komplementären Bitleitungspaar über einen gewissen vorbestimmten Wert hinausgeht. Die neue Ausgleichsschaltung wird während einer Schreiboperation deaktiviert oder ihr kann signalisiert werden, während einer Schreiboperation als Ansteuerschaltung zu funktionieren, wie im US-Pat. 5 416 744, Flannagan et al., gelehrt.
Das Dokument JP 06282989 offenbart eine Speichermatrix, bei der als Reaktion auf die Beendung des Schreibzugriffs nur die angesteuerte Bitleitung und ihre komplementäre Bitleitung miteinander gekoppelt werden.
Es ist eine Aufgabe dieser Erfindung, einen SRAM mit verbesserter Rauschunempfindlichkeit bereitzustellen.
Es ist eine weitere Aufgabe dieser Erfindung, einen SRAM mit verbesserter Nutzung des verfügbaren Chipplatzes bereitzustellen.
Es ist eine weitere Aufgabe dieser Erfindung, einen SRAM bereitzustellen, der keine ATD-Schaltung für eine schnelle Operation verwendet und der keine komplexe Bitleitungsladestruktur aufweist.
ZUSAMMENFASSUNG DER ERFINDUNG
Die obigen Aufgaben wurden mit einem SRAM gelöstt, der einen einzelnen Schreib/Lese-Anschlussstift überwacht, um seine Betriebsart festzustellen, anstatt mehrere Adressenanschlussstifte zu überwachen, und daher keine Adressenübergangs-Erfassungsschaltung benötigt. Das Bitleitungsladeschema der vorliegenden Erfindung weist drei Betriebsarten auf. Wenn sich der SRAM in einer Lesebetriebsart befindet, befindet sich das Vorladeschema in der ersten Betriebsart und die jedem komplementären Bitleitungspaar zugeordnete Bitleitungsladestruktur nimmt ungeachtet der Spannung auf den Bitleitungspaaren eine erste, feste Konfiguration von drei Transistoren an. Wenn sich der SRAM in einer Schreibbetriebsart befindet, tritt das Vorladeschema in seine zweite Betriebsart ein und die jedem komplementären Bitleitungspaar zugeordnete Bitleitungsladestruktur nimmt ungeachtet der Spannung auf den Bitleitungen eine zweite, feste Konfiguration von zwei Transistoren an. Daher erfordert die Bitleitungsladestruktur der vorliegenden Erfindung keine Schaltung zum Überwachen des Spannungszustands der komplementären Bitleitungen. Unmittelbar nach dem Ende einer Schreibbetriebsart stellt der SRAM auf seine Lesebetriebsart ein und die Bitleitungsladestruktur jedes komplementären Bitleitungspaars stellt wieder ihre erste, feste Konfiguration von drei Transistoren her. Außerdem wird ein Nachschreib-Impulssignal als Reaktion auf das Ende der Schreibbetriebsart, während der die Speichermatrixkonfiguration für die Dauer des Nachschreibimpulses geändert wird, erzeugt. Die Kombination der Lesebetriebsart-Bitleitungsladestruktur und der vorübergehenden Änderung der Speichermatrix bildet die dritte Betriebsart des Ladeschemas der vorliegenden Erfindung.
Wenn sich der SRAM in der Lesebetriebsart befindet, wird das erste Bitleitungsvorladeschema als Reaktion auf ein Lesebetriesartsignal vom Schreib/Lese-Anschlussstift des SRAM ausgelöst. Jede erste und zweite Bitleitung in jedem komplementären Bitleitungspaar wird mittels eines jeweiligen ersten und zweiten Transistors vom p-Typ mit Vcc gekoppelt. Die Steuergates des ersten und des zweiten Transistors vom p-Typ sind direkt mit der Erdung verbunden und befinden sich somit ungeachtet der Betriebsart des SRAM in einem dauerhaften "durchgesteuerten" Zustand. Aber jede erste und zweite Bitleitung in jedem komplementären Bitleitungspaar weist ferner einen dritten Transistor vom p-Typ auf, der sowohl die erste als auch die zweite Bitleitung als Reaktion auf das Lesebetriebsartsignal selektiv miteinander koppelt.
Wenn sich der SRAM in einer Lesebetriebsart befindet, nimmt somit die Bitleitungsladestruktur jedes komplementären Bitleitungspaars eine feste Struktur von drei Transistoren an. Ein erster und ein zweiter Transistor koppeln jede Bitleitung in einem komplementären Bitleitungspaar dauerhaft mit Vcc und ein dritter Transistor vom p-Typ, der auf das Lesebetriebsartsignal reagiert, koppelt beide Bitleitungen miteinander, solange sich der SRAM in einer Lesebetriebsart befindet, ungeachtet dessen, ob eine Leseoperation in Gang ist oder nicht. Der dritte Transistor vom p-Typ hält beide Bitleitungen in jedem komplementären Bitleitungspaar in einer kontinuierlichen elektrischen Verbindung, ist jedoch klein genug, so dass eine angesteuerte Speicherzelle immer noch ein Spannungsungleichgewicht auf einem komplementären Bitleitungspaar herstellen kann.
Wenn sich der SRAM in der Schreibbetriebsart befindet, wie durch den Schreib/Lese-Anschlussstift festgelegt, wird das Lesebetriebsartsignal entfernt, was bewirkt, dass der dritte Transistor vom p-Typ "sperrt" und beide Bitleitungen in jedem komplementären Bitleitungspaar abkoppelt. Während einer Schreibbetriebsart besteht die Bitleitungsladestruktur folglich nur aus dem ersten und dem zweiten Transistor, die immer "durchgesteuert" sind und immer jede Bitleitung mit Vcc koppeln. Da der erste und der zweite Transistor vom p-Typ "durchgesteuert" sind, sobald der SRAM aktiviert wird, ungeachtet dessen, ob sich der SRAM in einer Lesebetriebsart oder Schreibbetriebsart befindet, wird er kleiner gemacht als herkömmliche Pull-Up-Bitleitungs-Ladetransistoren vom p-Typ im Stand der Technik. Die Größe des ersten und des zweiten Transistors vom p-Typ ist derart, dass sie klein genug sind, so dass eine Zelle eine Bitleitung herabsetzen kann und ein Spannungsungleichgewicht während einer Leseoperation herstellen kann, aber groß genug sind, dass sie eine Bitleitung für eine Leseleistung mit hoher Geschwindigkeit schnell hochsetzen können, nachdem eine Zelle die Bitleitungen freigegeben hat. Nach einer Schreiboperation befindet sich jedoch eine der Bitleitungen in mehreren komplementären Bitleitungspaaren auf einem starken niedrigen Logikpegel und der erste und der zweite Transistor würden eine relativ lange Zeit benötigen, um die niedrige Bitleitung hochzusetzen, wenn sie allein arbeiten würden. Daher beinhaltet der SRAM der vorliegenden Erfindung ein drittes Vorladeschema.
Das Ende einer Schreibbetriebsart signalisiert den Beginn einer Lesebetriebsart und leitet auch das dritte Vorladeschema ein. Zusätzlich zum vorstehend hinsichtlich des ersten Vorladeschemas erörterten ersten bis dritten Transistor umfasst die vorliegende Erfindung einen zusätzlichen Transistor pro komplementärem Bitleitungspaar, der die Konfiguration der Speichermatrix ändert. Typischerweise sind die komplementären Bitleitungspaare, die jede Spalte von Speicherzellen festlegen, autonom und voneinander isoliert, aber in der vorliegenden Erfindung koppelt ein vierter Transistor selektiv eine Spalte von Speicherzellen mit einer benachbarten Spalte von Speicherzellen. Jede Spalte von Speicherzellen ist durch ein komplementäres Bitleitungspaar festgelegt, das aus einer wahren Bitleitung und einer falschen Bitleitung besteht, die die komplementäre Logik der wahren Bitleitung überträgt, wenn eine Zelle angesteuert wird. Bei benachbarten komplementären Bitleitungspaaren wird die falsche Bitleitung von einer ersten Spalte von Speicherzellen durch den vierten Transistor selektiv mit der wahren Bitleitung von der benachbarten Spalte von Speicherzellen gekoppelt.
Ein Nachschreibimpuls wird als Reaktion auf das Ende der Schreibbetriebsart, oder anders ausgedrückt, als Reaktion auf den Beginn der Lesebetriebsart, erzeugt. Der vierte Transistor reagiert auf dieses Nachschreibsignal und koppelt eine Spalte von Speicherzellen mit einer benachbarten Spalte von Speicherzellen für die Dauer des Nachschreibimpulses. Da der SRAM in seine Lesebetriebsart eingetreten ist, werden sowohl die wahre als auch die falsche Bitleitung in jedem Paar von komplementären Bitleitungen auch durch den vorher erörterten dritten Transistor miteinander gekoppelt. Folglich werden alle einzelnen Bitleitungen in der Speichermatrix für die Dauer des Nachschreibimpulses miteinander kurzgeschlossen.
Wie vorstehend erläutert, können unmittelbar am Ende einer Schreibbetriebsart einige Bitleitungen ein starkes niedriges Potential aufweisen, das sich aus der vorherigen Schreiboperation ergibt, aber die große Mehrheit von Bitleitungen hat ihr hohes Spannungspotential beibehalten. Jeder Bitleitung ist eine Eigenkapazität mit einer gewissen Menge an gespeicherter Ladung zugeordnet. Normalerweise verlangsamt eben diese Eigenkapazität einer Bitleitung die Vorladephase nach einer Schreiboperation, aber die vorliegende Erfindung verwendet die Eigenkapazität der Bitleitungen, um die Vorladephase zu beschleunigen. Da die meisten Bitleitungen nach einer Schreiboperation eine hohe Spannung aufweisen und alle Bitleitungen während des Nachschreibsignals miteinander gekoppelt werden, wird die Eigenkapazität jeder Bitleitung zusammenaddiert, um einen großen kumulativen Ersatzkondensator zu bilden, der eine große Ladung speichert. Wenn der große kumulative Kondensator mit einer großen gespeicherten Ladung mit den relativ wenigen Bitleitungen mit einem niedrigen Spannungspotential gekoppelt wird, steigert und verstärkt der große kumulative Kondensator die Stromansteuerfähigkeit des ersten und des zweiten Transistors erheblich, die immer eine Bitleitung mit Vcc koppeln und alle niedrigen Bitleitungen schnell auflädt, bevor eine Leseoperation beginnt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Teilansicht einer Speichermatrix des Standes der Technik, die zwei SRAM-Zellen der Speichermatrix zeigt.
2 ist ein Funktionsblockdiagramm einer SRAM-Architektur des Standes der Technik unter Verwendung einer ATD-Schaltung.
3 ist eine Transistorebenenimplementierung einer Ausgleichsschaltung des Standes der Technik, die mit einer SRAM-Speichermatrix gekoppelt ist.
4 ist eine erste Implementierung einer ATD-Schaltung des Standes der Technik.
5 ist eine zweite Implementierung einer ATD-Schaltung des Standes der Technik.
6 ist ein Funktionsblockdiagramm einer SRAM-Architektur gemäß der vorliegenden Erfindung.
7 ist eine Transistorebenenimplementierung einer Bitleitungsladestruktur und einer SRAM-Speichermatrix gemäß der vorliegenden Erfindung.
BESTE ART ZUR AUSFÜHRUNG DER ERFINDUNG
Mit Bezug auf 6 empfängt eine Speichermatrix 73 gemäß der vorliegenden Erfindung eine decodierte Wortleitung von einem Zeilendecodierer 71 und ein komplementäres Decodierer-Bitleitungspaar von einem Spaltendecodierer 75. Der SRAM der vorliegenden Erfindung überwacht nicht die Zeilenadressenleitungen oder Spaltenadressenleitungen. Statt dessen hält eine Bitleitungsladestruktur 79 jedes komplementäre Bitleitungspaar in der Speichermatrix 73 auf einem zweckmäßigen Vorladepegel, wenn sie sich in einer Lesebetriebsart befindet, und lädt die komplementären Bitleitungspaare nach einer Schreiboperation durch Einleiten von einem von drei Vorladeschemen vor.
Die Bitleitungsladestruktur 79 stellt fest, wann sich der SRAM in einer Lesebetriebsart oder in einer Schreibbetriebsart befindet, indem sie beispielsweise direkt oder indirekt einen Schreib/Lese-Anschlussstift 77 überwacht. Ein Signal am Schreib/Lese-Anschlussstift 77 bringt den SRAM in eine Schreibbetriebsart und ein niedriges Signal am Schreib/Lese-Anschlussstift 77 bringt den SRAM in eine Lesebetriebsart.
In der bevorzugten Ausführungsform von 6 überwacht die Bitleitungsladestruktur 79 direkt den Schreib/Lese-Anschlussstift 77. Bei der vorliegenden Implementierung weist die Bitleitungsladestruktur 79 eine aktiv niedrige Architektur auf und reagiert daher auf ein niedriges Signal auf einer Lesebetriebsartleitung vom Schreib/Lese-Anschlussstift 77 durch Einleiten des ersten Vorladeschemas. Das erste Vorladeschema konfiguriert eine Lesebetriebbart-Bitleitungsladestruktur für jedes komplementäre Bitleitungspaar in der Speichermatrix 73.
Wenn der Schreib/Lese-Anschlussstift 77 eine hohe Spannung empfängt, die eine Schreibbetriebsart anzeigt, leitet die Bitleitungsladestruktur 79 ein zweites Vorladeschema ein und konfiguriert eine Schreibbetriebsart-Bitleitungsladestruktur für jedes komplementäre Bitleitungspaar in der Speichermatrix 73. Entweder in der Lese- oder Schreibbetriebsart bleiben das erste und das zweite Vorladeschema ungeachtet dessen, ob eine tatsächliche Lese- oder Schreibbetriebsart in Gang ist oder nicht, unverändert. Mit anderen Worten, die Lesebetriebsart-Bitleitungsstruktur und die Schreibbetriebsart-Bitleitungsstruktur sind fest und verändern sich nicht, solange der SRAM in seiner jeweiligen Lese- oder Schreibbetriebsart bleibt.
Der Schreib/Lese-Anschlussstift 77 wird auch an eine aktiv niedrige monostabile Schaltung 81 angelegt. Die monostabile Schaltung 81 gibt einen hohen Impuls mit vorbestimmter Dauer als Reaktion darauf, dass der Schreib/Lese-Anschlussstift 77 ein niedriges Signal empfängt, aus. Ein niedriges Signal am Schreib/Lese-Anschlussstift 77 gibt sowohl das Ende einer Schreibbetriebsart als auch den Beginn einer Lesebetriebsart an. Somit gibt die monostabile Schaltung 81 einen hohen Impuls aus, um der Bitleitungsladestruktur 79 das Ende der Schreibbetriebsart zu signalisieren. Da, wie vorher angegeben, die Bitleitungsladestruktur 79 des bevorzugten Ausführungsbeispiels aktiv niedrige Eingangssignale aufweist, wird das Ausgangssignal aus der monostabilen Schaltung 81 durch einen Inverter 83 geleitet, bevor es an die Bitleitungsladestruktur 79 angelegt wird. Somit weist der Inverter 83 normalerweise ein hohes Ausgangssignal auf, gibt jedoch als Reaktion auf die monostabile Schaltung 81 einen niedrigen Impuls aus und löst das dritte Vorladen und die Dauer des niedrigen Impulses aus.
Das dritte Vorladeschema ändert die Konfiguration der Speichermatrix 73 und baut auch auf dem ersten Vorladeschema auf. Da das dritte Vorladeschema als Reaktion auf den Übergang des Schreib/Lese-Anschlussstifts 77 von einem hohen auf einen niedrigen Pegel eingeleitet wird, befindet sich der SRAM während des dritten Vorladeschemas in der Lesebetriebsart und das erste Vorladeschema wird ebenso eingeleitet. Da das erste Vorladeschema fest ist und sich nicht ändert, überlappen sowohl das erste als auch das dritte Vorladeschema für die Dauer des niedrigen Impulses, bis das dritte Vorladeschema entfernt ist und nur das erste Vorladeschema verbleibt. Die Kombination des ersten und des dritten Vorladeschemas, die gleichzeitig wirken, hat die Wirkung, dass jede Bitleitung innerhalb der Speichermatrix 73 miteinander kurzgeschlossen wird. Die innere Struktur der Bitleitungsladestruktur 79 und ihre Beziehung zur Speichermatrix 73 sind in 7 besser dargestellt.
Mit Bezug auf 7 besteht die Speichermatrix des bevorzugten Ausführungsbeispiels aus m Zeilen und n Spalten, die (m) × (n) SRAM-Zellen adressieren. Jede SRAM-Zelle wird durch Ansteuern der entsprechenden Wortleitung WL₁–WL_m und Spalte col_1_col_n adressiert. Jede Spalte col_1_col_n ist jeweils durch ein komplementäres Bitleitungspaar BL₁/BL#₁ bis BL_n/BL#_n festgelegt. Jede Bitleitung weist eine Eigenkapazität auf, so dass jedes komplementäre Bitleitungspaar BL₁/BL#₁ bis BL_n/BL#_n ein jeweiliges Eigenkapazitätspaar C1/C1# bis Cn/Cn# aufweist. Jedes komplementäre Bitleitungspaar weist eine ähnliche Bitleitungsladestruktur auf, die durch die Lesebetriebsartleitung und die Nachschreibimpuls-Leitung konfiguriert wird.
Für Erläuterungszwecke wird die Konfiguration der Bitleitungsladestruktur gemäß der vorliegenden Erfindung mit Bezug auf col_1 erläutert. Jede Bitleitung BL₁ und ihr Komplement BL#₁ wird mittels eines Ladetransistors Ld1 bzw. Ld1# direkt mit Vcc gekoppelt. Im bevorzugten Ausführungsbeispiel sind sowohl Ld1 als auch Ld1# Transistoren vom p-Typ und ihre jeweiligen Steuergates sind daher geerdet. Ein Entzerrungstransistor Eq1, der auf die Lesebetriebsartleitung reagiert, koppelt eine Bitleitung BL₁ mit ihrer komplementären Bitleitung BL#₁. Ein vierter Transistorschalter S₁, der auf den Nachschreibimpuls reagiert, koppelt selektiv zwei benachbarte Spalten, d. h. col_1 und col_2, indem er ihre jeweiligen benachbarten Bitleitungen BL#₁ und BL₂ miteinander verbindet.
Wenn die Lesebetriebsartleitung eine niedrige Spannung aufweist und die Nachschreibimpuls-Leitung eine hohe Spannung aufweist, was bedeutet, dass sich der SRAM in einer Lesebetriebsart befindet und eine Schreiboperation nicht gerade beendet hat, ist der Transistor Eq1 durchgesteuert und der Transistor S₁ ist gesperrt. wenn keine SRAM-Speicherzelle für eine Leseoperation angesteuert wird und somit keine Speicherzelle mit BL₁ oder BL#₁ gekoppelt wird, setzen die Ladetransistoren Ld1 und Ld1# sowohl BL₁ als auch BL#₁ auf Vcc hoch und Eq1 hilft, sowohl BL₁ als auch BL#₁ auf gleichen Potentialen zu halten. Wenn andererseits eine Wortleitung wie z. B. WL₁ aktiviert wird und die SRAM-Zelle 1,1 dadurch angesteuert wird, beginnt die SRAM-Zelle 1,1, ein Spannungsungleichgewicht auf BL₁ und BL#₁ zu setzen. Die Ladetransistoren Ld1 und Ld1# wirken dem Herabsetzen einer Bitleitung entgegen und verhindern somit, dass die SRAM-Zelle 1,1 eine Bitleitung weit unterhalb Vcc setzt. Außerdem ist Eq1 auch aktiv und koppelt BL₁ mit BL#₁ und verhindert auch, dass die SRAM-Zelle 1,1 eine Bitleitung weit unterhalb Vcc setzt oder ein zu großes Spannungsungleichgewicht auf die komplementären Bitleitungen legt. Eq1 ist relativ klein, da er immer durchgesteuert ist, im Gegensatz zum Stand der Technik, der üblicherweise ein Spannungsbegrenzungsmittel zwischen einem komplementären Bitleitungspaar verwendet, das nur aktiviert, wenn das Spannungsungleichgewicht einen vorbestimmten Wert erreicht.
Die Ladetransistoren Ld1 und Ld1# sind ebenso immer aktiv, müssen jedoch immer noch ermöglichen, dass eine Speicherzelle eine Bitleitung geringfügig auf einen niedrigen Pegel setzt. Daher sind Ld1 und Ld1# ebenso kleiner als in herkömmlichen SRAMs und sind derart bemessen, dass eine SRAM-Zelle ein Spannungsungleichgewicht auf ein komplementäres Bitleitungspaar legen kann, aber Ld1 und Ld1# sind immer noch groß genug, um eine Bitleitung nach einer Leseoperation, und bevor eine weitere Wortleitung decodiert und angesteuert wird, schnell auf Vcc hochzusetzen. Somit halten die Ladetransistoren Ld1 und Ld1# die Bitleitungen BL₁ und BL#₁ zwischen und während Leseoperationen auf einer relativ hohen Spannung.
Im Gegensatz zum Stand der Technik wirkt der Transistor Eq1 nicht als Spannungsbegrenzung, die nur aktiviert, wenn das Spannungsungleichgewicht auf BL₁ und BL#₁ ein vorbestimmtes Spannungsungleichgewicht erreicht. Da BL₁ und BL#₁ während einer Lesebetriebsart vielmehr auf einer relativ hohen Spannung gehalten werden und da Eq1 ein Transistor vom p-Typ ist, der eine hohe Spannung ohne Dämpfung durchlassen kann, ist der Transistor Eq1 immer aktiv und hält beide Bitleitungen BL₁ und BL#₁ während einer Lesebetriebsart in einer konstanten elektrischen Verbindung.
Wenn eine Schreiboperation eingeleitet wird, empfangen sowohl die Lesebetriebsartleitung als auch die Nachschreibimpuls-Leitung ein hohes Signal und beide Transistoren Eq1 und S₁ werden deaktiviert. Die Ladetransistoren Ld1 und Ld1# bleiben aktiv und halten die Bitleitung BL₁ und BL#₁ auf einem hohen Potential, bis eine Schreibansteuerschaltung, die nicht dargestellt ist, eine der Bitleitungen herabsetzt. Die Ansteuerung von einer der Wortleitungen WL₁–WL_m adressiert eine Zeile von Speicherzellen und das Anlegen der Schreibansteuerschaltung an einige angesteuerte Spalten von komplementären Bitleitungspaaren bringt die angesteuerten SRAM-Zellen dazu, die eingeschriebenen neuen Daten anzunehmen. Wie vorstehend erläutert, erfordert dies, dass eine der Bitleitungen in jedem angesteuerten komplementären Bitleitungspaar relativ nahe Erdung herabgesetzt wird.
Sobald die neuen Daten in die angesteuerten SRAM-Zellen geschrieben wurden und die Schreibansteuerschaltung von der Speichermatrix entfernt wird, beginnen die Pull-Up-Ladetransistoren Ld1/Ld1# bis Ldn/Ldn# der angesteuerten komplementären Bitleitungspaare, jene Bitleitungen hochzusetzen, die durch die Schreibansteuerschaltung auf einen niedrigen Pegel gebracht worden waren. Wie vorstehend erläutert, sind die Ladetransistoren Ld1/Ld1# bis Ldn/Ldn# relativ klein, und obwohl sie in der Lage sind, eine Bitleitung mit einem kleinen Spannungsungleichgewicht nach einer Leseoperation schnell hochzusetzen, benötigen sie eine viel längere Zeit, um eine Bitleitung mit einem großen Spannungsungleichgewicht hochzusetzen, da sie während einer Schreiboperation nahe Erdung entladen wird. Aus diesem Grund beinhaltet die vorliegende Erfindung ein zusätzliches Vorladeschema, um dem Ladetransistor zu helfen, alle Bitleitungen unmittelbar nach dem Ende einer Schreibbetriebsart schneller vorzuladen.
Die Beendung der Schreibbetriebsart bewirkt, dass die Lesebetriebsartleitung auf einen niedrigen Pegel schaltet und der SRAM-Speicher auf seine Lesebetriebsart einstellt. Außerdem empfängt die Nachschreibimpuls-Leitung einen niedrigen Impuls, der mit der Beendung der Schreibbetriebsart zusammenfällt. Die Lesebetriebsartleitung aktiviert alle Entzerrungstransistoren Eq1–Eqn und legt daher das erste Vorladeschema durch Koppeln beider Bitleitungen in jedem komplementären Bitleitungspaar miteinander fest.
Der Nachschreibimpuls baut auf diesem ersten Vorladeschema auf, um das dritte Vorladeschema zu erzeugen. Es ist zu beachten, dass typischerweise nur ein kleiner Bruchteil aller komplementären Bitleitungspaare während einer Schreiboperation angesteuert werden und nur eine Bitleitung in jedem angesteuerten komplementären Bitleitungspaar bis nahe auf den Erdungspegel entladen wird. Somit weisen eine große Mehrheit der Bitleitungen in einer Speichermatrix nach dem Ende einer Schreibbetriebsart bereits eine hohe Spannung auf. Ferner weist jede Bitleitung eine ihr zugehörige Eigenkapazität auf, die bis auf den Spannungswert jeder jeweiligen Bitleitung aufgeladen oder entladen wird. Am Ende einer Schreibbetriebsart werden folglich die meisten der Eigenkapazitätspaare C1/C1# bis Cn/Cn# vollständig auf Vcc aufgeladen und nur diejenigen wenigen Eigenkapazitäten, die einer Spalte zugeordnet sind, die für eine Schreiboperation angesteuert wird, werden entladen. Eq1 koppelt beide Bitleitungen in jedem komplementären Bitleitungspaar miteinander und jene komplementären Bitleitungspaare, die nicht für eine Schreiboperation angesteuert wurden und deren beide Bitleitungen auf Vcc liegen, erfahren nicht viel Ladungsübertragung. Jene komplementären Bitleitungspaare, die für eine Schreiboperation angesteuert wurden und bei denen folglich eine Bitleitung auf einer hohen Spannung und eine andere auf einer niedrigen Spannung liegt, beginnen jedoch, ihr Potential auszugleichen. Das heißt, die vollständig geladene Bitleitung beginnt, sich in die Bitleitung mit niedrigem Potential zu entladen, bis sie beide einen gewissen gleichen Wert erreichen.
Jene komplementären Bitleitungen, die nicht für eine Schreiboperation angesteuert wurden und bei denen somit bereits beide Bitleitungen auf Vcc lagen, als die Entzerrungstransistoren, d. h. Eq1, aktiviert wurden, reagierten auf ihren Entzerrungstransistor durch Kombinieren von ihren beiden Eigenkapazitätspaaren, d. h. C1/C1#, um eine größere Ersatzkapazität zu bilden. Der Nachschreibimpuls nutzt dies aus, indem alle Schalttransistoren S₁–S_n–1 aktiviert werden und dadurch alle komplementären Bitleitungspaare in der Speichermatrix miteinander gekoppelt werden. Die Schalttransistoren S₁–S_n–1 können MOS-Transistoren vom n-Typ sein, werden jedoch im bevorzugten Ausführungsbeispiel als Transistor vom p-Typ implementiert. Jene komplementären Bitleitungspaare, die nicht für eine Schreiboperation angesteuert wurden und somit aufgrund ihres jeweiligen Entzerrungstransistors größere, geladene Kondensatoren gebildet haben, werden dadurch miteinander gekoppelt, um einen viel größeren, vollständig geladenen, kumulativen Eigenkondensator zu erzeugen, der die Eigenkapazitäten der gesamten Speichermatrix kombiniert. Die Schalttransistoren S₁–S_n–1 koppeln auch diesen kumulativen Kondensator mit jenen wenigen Bitleitungen, die während der vorherigen Schreiboperation auf einen niedrigen Pegel gesetzt worden waren. Die große Menge an Ladung, die im kumulativen Kondensator gespeichert ist, lädt schnell diejenigen wenigen niedrigen Bitleitungen auf eine Spannung nahe Vcc auf. Jeder betreffende Pull-Up-Ladetransistor Ld1/Ld1# bis Ldn/Ldn# jeder Bitleitung beendet dann das Hochsetzen derselben auf Vcc, bevor eine Leseoperation eingeleitet wird.
Wenn beispielsweise nur die SRAM-Zelle 1,1 für eine Schreiboperation angesteuert wird und eine logische 1 in diese geschrieben wird, dann wird BL₁ auf Vcc gesetzt und BL#₁ wird auf Erdung herabgesetzt. Da nur die Spalte 1 angesteuert wird, werden die restlichen Bitleitungen BL₂/BL#₂ bis BL_n/BL#_n in der Speichermatrix durch ihre jeweiligen Ladetransistoren Ld2/Ld2# bis Ldn/Ldn# auf Vcc hochgesetzt.
Die jeder Bitleitung zugehörige Eigenkapazität wird auf dasselbe Potential wie die Bitleitung aufgeladen oder entladen. Somit wird C1# nahe Erdung entladen, während C1 und C2/C2# bis Cn/Cn# bis auf Vcc aufgeladen werden. Nach dem Ende der Schreiboperation koppelt die Lesebetriebsartleitung die kapazitiven Paare C1/C1# bis Cn/Cn# in jedem komplementären Bitleitungspaar miteinander. Ferner koppeln die Schalttransistoren S₁–S_n–1 col_1 mit col_2 und col_2 mit col_3 und so weiter durch den ganzen Speicher, so dass alle n komplementären Bitleitungspaare miteinander gekoppelt werden. Da alle Eigenkapazitäten der einzelnen Bitleitungen in der Speichermatrix parallel gekoppelt werden, werden ihre einzelnen Kapazitäten und daher ihre Ladung kumulativ addiert. Die kumulative Nettokapazität der gesamten Speichermatrix lädt die Bitleitung BL#₁ schnell auf Vcc auf und der Pull-Up-Ladetransistor Ld1# beendet das Setzen von BL#₁ auf Vcc. Bis die Nachschreibimpuls-Leitung entfernt wird, wurden somit alle Bitleitungen nahe Vcc angehoben und ihre jeweiligen Spannungsungleichgewichte verringert, so dass die relativ kleinen Pull-Up-Ladetransistoren Ld1/Ld1# bis Ldn/Ldn# ohne den Bedarf für eine ATD-Schaltung alle Bitleitungen schnell hochsetzen können, bevor eine Leseoperation eingeleitet wird.

Claims

Speichermatrix mit Zeilen und Spalten von Speicherzellen, wobei die Speichermatrix umfasst: Bitleitungen zum Ansteuern von jeder der Spalten von Speicherzellen, wobei jede der Bitleitungen eine Eigenkapazität aufweist; dadurch gekennzeichnet, dass sie ferner umfasst ein Schaltmittel zum selektiven Zusammenkoppeln aller Bitleitungen in der Speichermatrix als Reaktion auf die Beendung einer Schreibbetriebsart.
Speicher nach Anspruch 1, wobei das Schaltmittel zum Herstellen einer Ersatzkapazität wirksam ist, die im Wesentlichen der Summe der Eigenkapazitäten aller Bitleitungen ähnlich ist.
Speicher nach Anspruch 1, welcher ferner eine Vielzahl von Schaltern umfasst, die jede der Bitleitungen mit Vcc koppeln, wobei die Schalter permanent geschlossen sind.
Speicher nach Anspruch 3, wobei jeder der Schalter ein PMOS-Transistor in einem konstanten durchgesteuerten Zustand ist.
Speicher nach Anspruch 1, wobei das Schaltmittel eine Vielzahl von Schaltern umfasst, wobei jeder der Schalter zwischen benachbarte Bitleitungen gekoppelt ist und als Reaktion auf die Beendung einer Schreibbetriebsart eine geschlossene Verbindung herstellt.
Speicher nach Anspruch 1, wobei die Speichermatrix mindestens vier Spalten von Speicherzellen und mindestens eine jeweilige Bitleitung pro Spalte von Speicherzellen aufweist, wobei die Bitleitungen in eine erste Gruppe und eine zweite Gruppe aufgeteilt sind, wobei die erste Gruppe von Bitleitungen mindestens 75% aller Bitleitungen umfasst und ferner mit einem Bezugsleistungs-Verbindungsbus mit einem ersten Spannungspotential gekoppelt ist, und die zweite Gruppe von Bitleitungen die restlichen Bitleitungen, die sich nicht in der ersten Gruppe befinden, umfasst, wobei mindestens eine Bitleitung in der zweiten Gruppe von Bitleitungen ein vom ersten Spannungspotential verschiedenes, zweites Spannungspotential aufweist, wobei das Schaltmittel zum Zusammenkoppeln aller Bitleitungen in der ersten und der zweiten Gruppe von Bitleitungen wirksam ist.
Speicher nach Anspruch 5, wobei sich eine vorbestimmte Anzahl der Schalter als Reaktion darauf, dass der Speicher sich nicht in einer Schreibbetriebsart befindet, in einer konstant geschlossenen Verbindung befinden, wobei eine zweite vorbestimmte Anzahl der Schalter für einen vorbestimmten Zeitraum als Reaktion darauf, dass der Speicher die Schreibbetriebsart beendet, in eine geschlossene Verbindung gesetzt wird.
Speicher nach Anspruch 1, wobei der Speicher ein statischer Direktzugriffsspeicher ist und jede der Spalten von Speicherzellen durch ein Paar einer wahren und einer komplementären Bitleitung ansteuerbar ist, wobei das Schaltmittel einen ersten Satz von Schaltern umfasst, die selektiv alle der Paare einer wahren Bitleitung und einer komplementären Bitleitung miteinander koppeln, wobei der erste Satz von Schaltern als Reaktion darauf, dass sich die Speicherzelle nicht in einer Schreibbetriebsart befindet, geschlossen wird.
Speicher nach Anspruch 8, wobei das Schaltmittel einen zweiten Satz von Schaltern umfasst, die selektiv die komplementäre Bitleitung in einer ersten Spalte von Speicherzellen mit der wahren Bitleitung in einer benachbarten Spalte von Speicherzellen koppeln.
Speicher nach Anspruch 9, welcher ferner ein Mittel zum Erzeugen eines Signalimpulses mit vorbestimmter Dauer als Reaktion auf die Beendung einer Schreibbetriebsart aufweist, wobei der zweite Satz von Schaltern als Reaktion auf den Signalimpuls geschlossen wird, wobei das Schließen des zweiten Satzes von Schaltern wirksam ist, um alle wahren Bitleitungen und komplementären Bitleitungen in der Speichermatrix für einen Zeitraum miteinander kurzzuschließen, der durch den Signalimpuls festgelegt wird.
Speicher nach Anspruch 10, wobei der erste Satz von Schaltern PMOS-Transistoren sind und der zweite Satz von Schaltern PMOS- oder NMOS-Transistoren sind.
Speicher nach Anspruch 9, wobei jede der wahren Bitleitung und der komplementären Bitleitung permanent über einen PMOS-Transistor in einem konstanten durchgesteuerten Zustand mit Vcc gekoppelt ist.