JP6797895B2 - 共振駆動回路を用いた低電力ｓｒａｍビットセル - Google Patents

共振駆動回路を用いた低電力ｓｒａｍビットセル Download PDF

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Description

〔関連出願との相互参照〕
本出願は、２０１５年７月２７日に出願された「共振駆動回路を用いた低電力ＳＲＡＭビットセル（Ａ Ｌｏｗ Ｐｏｗｅｒ ＳＲＡＭ Ｂｉｔｃｅｌｌ Ｕｓｉｎｇ Ｒｅｓｏｎａｎｔ Ｄｒｉｖｅ Ｃｉｒｃｕｉｔｒｙ）」という名称の米国仮特許出願第６２／２８２，２１５号に対する優先権の利益を主張するものであり、この文献の内容は引用により組み入れられる。
本発明は、集積回路に関し、具体的には、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路に関する。本発明は、ＳＲＡＭ回路にデータを記憶する方法及び回路にも関する。
メモリ回路には、「揮発性」及び「不揮発性」という２つの一般的なタイプがある。揮発性メモリは、回路から電源が除去されると記憶情報を失うのに対し、不揮発性メモリは、回路からの電源が失われても記憶情報を保持する。「揮発性」メモリのカテゴリ内には、「スタティック」ランダムアクセスメモリ（又はＳＲＡＭ）及び「ダイナミック」ランダムアクセスメモリ（又はＤＲＡＭ）という２つの主なタイプが存在する。ＳＲＡＭメモリセルにデータが書き込まれると、回路に電力が供給されている限りデータは読み取り可能な状態を維持する。これとは逆に、ＤＲＡＭメモリセルは、データが読み取り可能な状態を維持するために定期的なリフレッシュを必要とする。一定期間内にリフレッシュサイクルが行われない場合、データは失われて回復できなくなる。
ＳＲＡＭセルについての記載がある刊行物の例としては、以下が挙げられる。
１．Ｊｉａｎｐｉｎｇ Ｈｕ他、「エネルギー効率の高いラインドライバを有する新規の低電力断熱ＳＲＡＭ（Ａ Ｎｏｖｅｌ Ｌｏｗ−Ｐｏｗｅｒ Ａｄｉａｂａｔｉｃ ＳＲＡＭ ｗｉｔｈ ａｎ Ｅｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ Ｌｉｎｅ Ｄｒｉｖｅｒ）」、通信、回路及びシステムに関する国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ）、２００４年６月、１１５１頁（以下、刊行物１）
２．Ｊｏｏｈｅｅ Ｋｉｍ他、「エネルギー回収スタティックメモリ（Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｉｎｇ Ｓｔａｔｉｃ Ｍｅｍｏｒｙ）」、低電力電子回路及び設計に関する国際シンポジウム（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ）、２００２年８月、９２頁
３．Ｊｉａｎｐｉｎｇ Ｈｕ他、「ＳＲＡＭの低電力二重送信ゲート断熱論理回路及び設計（Ｌｏｗ Ｐｏｗｅｒ Ｄｕａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇａｔｅ Ａｄｉａｂａｔｉｃ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ ＳＲＡＭ）」、回路及びシステムに関する米国中西部シンポジウム（Ｍｉｄｗｅｓｔｅｒｎ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ）、２００４年、１〜５６５頁
４．Ｎｅｓｔｏｒａｓ Ｔｚａｒｔｚａｎｉｓ他、「高速低電力スタティックＲＡＭ設計のためのエネルギー回収（Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｙ ｆｏｒ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｈｉｇｈ−Ｓｐｅｅｄ， Ｌｏｗ−Ｐｏｗｅｒ Ｓｔａｔｉｃ ＲＡＭｓ）」、低電力電子回路及び設計に関する国際シンポジウム（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ）、１９９６年
５．Ｊｏｏｈｅｅ Ｋｉｍ 他、国際公開第２００３／０８８４５９号、名称「エネルギー回収を伴う低電力ドライバ（Ｌｏｗ−Ｐｏｗｅｒ Ｄｒｉｖｅｒ ｗｉｔｈ Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｙ）」、２００３年１０月２３日
一般に、コンピュータ集積回路チップ（又はＩＣ）は、データをローカルに記憶して何らかの将来的な時点で処理に利用できるようにするためにＳＲＡＭを内蔵する。この内蔵メモリは、プロセッサとの通信時に「オフチップ」外部メモリよりもはるかに高速で動作する。（典型的にはマイクロプロセッサユニット又はＭＰＵと呼ばれる）コンピュータチップには、内蔵メモリ（揮発性及び不揮発性の両方）しか有していないものもある。これらのＭＰＵチップの多くは、コスト及び／又は性能的な理由で消費電力を最低限に抑えなければならないバッテリ式モバイル用途、ウェアラブル用途又は外科的埋め込み用途で使用される。
図１に、３６０度の位相反転を可能にするフィードバックループに２つのインバータＩＮＶ１、ＩＮＶ２が接続されたＳＲＡＭセル１の一般的アーキテクチャを示す。３６０度の位相反転は、「正のフィードバック」とも呼ばれ、セル１が内部ノードＸ、Ｘｎの一方におけるインバータの正の供給レール電圧と、他方の内部ノードＸｎ、Ｘにおける負の供給レール電圧とを有する状態で安定する再生効果をもたらす。例えば、両スイッチＳ０及びＳ１が開いていると仮定すると、ノードＸが論理「１」の場合、ノードＸｎは論理「０」である。両ノードＸ、Ｘｎが同時に論理「１」又は論理「０」に駆動された場合、セル１は不安定であり、ノードＸ、Ｘｎの一方のみが論理「１」であって他方のノードＸｎ、Ｘが論理「０」である安定状態に遷移する。セル１は、新たな値が書き込まれない限りこの状態のままであり、十分な電圧レベルに給電された状態を保つ。ＳＲＡＭセル１に新たなデータを記憶することが望ましい時には、スイッチＳ０及びＳ１を閉じてビット線ＢＩＴ及びＢＩＴｎをサンプリングする。図１で分かるように、書き込み許可信号ＷＥがアサートされると、ビット線ＢＩＴ及びＢＩＴｎは、それぞれトライステートドライバＤＲＶ及びＤＲＶｎによってデータ信号ＤＡＴＡ及びＤＡＴＡｎで駆動される。
図２に、スイッチＳ０及びＳ１がＮＭＯＳトランジスタＭＮ０及びＭＮ１として実装され、インバータＩＮＶ１及びＩＮＶ２がトランジスタＭＮ２、ＭＮ３、ＭＰ２及びＭＰ３を用いて実装された、ＳＲＡＭセル１のトランジスタレベルの同等物を示す。トランジスタＭＮ０及びＭＮ１は、書き込みワード線ＷＯＲＤによって制御される。スイッチＳ０及びＳ１を閉じて（又は等価的に、トランジスタＭＮ０及びＭＮ１をオンにして）セル１にデータを書き込む際には、（セル１に記憶される新たなデータが、既にセル１に記憶されているデータの逆であると想定すると）ＳＲＡＭセル１が状態を切り替えるようにインバータＩＮＶ１及びＩＮＶ２の出力リードが「逆駆動（ｂａｃｋ−ｄｒｉｖｅｎ）」される。ＳＲＡＭセル１が逆駆動されると、インバータＩＮＶ１、ＩＮＶ２は、新たな状態への遷移を完了するまで電流を消費する。図３に、これがどのように行われるかを示す。（図３のトランジスタの記号は、オン抵抗を示すように修正されている。）最初に、ドライバＤＲＶ、ＤＲＶｎが、次の書き込みサイクルでＳＲＡＭセル１が記憶する論理値にビット線ＢＩＴ、ＢＩＴｎを駆動する。この場合、書き込みサイクル前にはノードＸが論理「０」であり、ノードＸｎが論理「１」であると仮定する。ビット線ＢＩＴ及びＢＩＴｎは、それぞれ最初に論理「１」及び「０」に駆動される。
（この場合、論理「１」は電圧「ＶＤＤ」に対応すると仮定する。）ビット線ＢＩＴ、ＢＩＴｎ上の電圧が安定した後に、ワード線ＷＯＲＤがパルス化されることによってトランジスタＭＮ０及びＭＮ１がオンに切り替わる。この例では、いずれかの切り替えトランジスタＭＮ０、ＭＮ１が「オン」状態の時のスイッチ抵抗を２０００オームと仮定している。また、この例では、トランジスタＭＰ２の「オン」スイッチ抵抗を１０，０００オーム、トランジスタＭＰ３の「オン」スイッチ抵抗を２０，０００オームと仮定している。（トランジスタＭＮ３及びＭＰ２は、書き込みサイクルの開始時には「オフ」であり、オフ時にはそれぞれ約１０，０００，０００，０００オームの非常に大きな抵抗値を有する。）図３の初期ソース電流（Ｉ−Ｓｏｕｒｃｅ）は、以下によって与えられる。
Ｉ−Ｓｏｕｒｃｅ＝ＶＤＤ／（１０Ｋ＋２Ｋ）
ＶＤＤが１Ｖに等しい場合、Ｉ−Ｓｏｕｒｃｅ＝８３．４ｕＡである。セルの反対側のシンク電流（Ｉ−Ｓｉｎｋ）は、以下によって与えられる。
Ｉ−Ｓｉｎｋ＝ＶＤＤ／（２０Ｋ＋２Ｋ）
ここでも、ＶＤＤが１Ｖに等しい場合、Ｉ−Ｓｉｎｋ＝４５．４ｕＡである。この例では、ビット線ドライバＤＲＶ、ＤＲＶｎの出力抵抗を考慮しておらず、ここでは約ゼロオームと仮定している。通常はＳＲＡＭスイッチ及びインバータデバイスの抵抗の方がビット線ドライバの抵抗よりもはるかに大きいことを考慮すれば、これらは妥当な近似である。
国際公開第２００３／０８８４５９号 米国仮特許出願第６２／２８２，２１４号 米国仮特許出願第６２／２３１，４５８号
Ｊｉａｎｐｉｎｇ Ｈｕ他、「エネルギー効率の高いラインドライバを有する新規の低電力断熱ＳＲＡＭ（Ａ Ｎｏｖｅｌ Ｌｏｗ−Ｐｏｗｅｒ Ａｄｉａｂａｔｉｃ ＳＲＡＭ ｗｉｔｈ ａｎ Ｅｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ Ｌｉｎｅ Ｄｒｉｖｅｒ）」、通信、回路及びシステムに関する国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ）、２００４年６月、１１５１頁 Ｊｏｏｈｅｅ Ｋｉｍ他、「エネルギー回収スタティックメモリ（Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｉｎｇ Ｓｔａｔｉｃ Ｍｅｍｏｒｙ）」、低電力電子回路及び設計に関する国際シンポジウム（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ）、２００２年８月、９２頁 Ｊｉａｎｐｉｎｇ Ｈｕ他、「ＳＲＡＭの低電力二重送信ゲート断熱論理回路及び設計（Ｌｏｗ Ｐｏｗｅｒ Ｄｕａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇａｔｅ Ａｄｉａｂａｔｉｃ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ ＳＲＡＭ）」、回路及びシステムに関する米国中西部シンポジウム（Ｍｉｄｗｅｓｔｅｒｎ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ）、２００４年、１〜５６５頁 Ｎｅｓｔｏｒａｓ Ｔｚａｒｔｚａｎｉｓ他、「高速低電力スタティックＲＡＭ設計のためのエネルギー回収（Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｙ ｆｏｒ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｈｉｇｈ−Ｓｐｅｅｄ， Ｌｏｗ−Ｐｏｗｅｒ Ｓｔａｔｉｃ ＲＡＭｓ）」、低電力電子回路及び設計に関する国際シンポジウム（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ）、１９９６年
Ｉ−Ｓｏｕｒｃｅ電流及びＩ−Ｓｉｎｋ電流は、書き込み動作中に電力消費を引き起こす。このような電力消費は望ましくない。
別の電力消費源は、通常はＳＲＡＭセルがセルの行列を含むアレイ状に配置され、各列がビット線の対（例えば、図１〜図３の線ＢＩＴ、ＢＩＴｎ）によるアクセスを受ける点にある。ビット線は、その長さに起因して容量が高くなる傾向にある。ビット線ＢＩＴ、ＢＩＴｎ上の電圧は、ドライバＤＲＶ、ＤＲＶｎ内のトランジスタＭＮ５、ＭＮ６、ＭＰ５及びＭＰ６によって増減する。ビット線ＢＩＴ、ＢＩＴｎ上の電圧を増減してビット線の静電容量の充電及び放電を行う過程中には、トランジスタＭＮ５、ＭＮ６、ＭＰ５及びＭＰ６が、オンからオフ又はオフからオンに遷移する際に電力を消費する。（ビット線ＢＩＴ、ＢＩＴｎに関連する静電容量については、それぞれコンデンサＣ、Ｃｎとして記号で示す。）このような電力消費を減少させることが望ましいと思われる。
本発明の実施形態の１つの目的は、消費電力の減少を示すＳＲＡＭを提供することである。
１つの実施形態では、ＳＲＡＭセルが、第１及び第２のインバータを含む。第１のインバータの出力リードは、第１の抵抗器を介して第２のインバータの入力リードに結合される。同様に、第２のインバータの出力リードは、第２の抵抗器を介して第１の入力リードの入力リードに結合される。第１の抵抗器と第２のインバータの入力リードとの間の第１のノードに、第１の書き込みリードが結合される。第１の書き込みリードは、ＳＲＡＭセルに記憶される第１のデータ信号を供給する。この第１のデータ信号で第１の書き込みリードを駆動する回路は、第１の抵抗器に起因して、このデータをＳＲＡＭセルに書き込む際に第１のインバータに「過電力」を供給する必要がない。従って、必要とされたはずの電力よりも少ない電力を用いて書き込み動作を行うことができる。
通常、第２の抵抗器と第１のインバータの入力リードとの間の第２のノードには、第２の書き込みリードが結合される。第２の書き込みリードは、第１のデータ信号とは逆の第２のデータ信号を供給する。第２の書き込みリードを駆動する回路は、第２の抵抗器に起因して、第２のデータ信号を供給する際に第２のインバータに過電力を供給する必要がない。従って、この場合も、必要とされたはずの電力よりも少ない電力を用いて書き込み動作を行うことができる。
通常は、第１の書き込みリードと第１のノードとの間に第１のスイッチを設け、第２の書き込みリードと第２のノードとの間に第２のスイッチを結合して、第１及び第２の書き込みリードに対するＳＲＡＭセルの結合及び分離を容易にする。
通常、ＳＲＡＭセルは、ＳＲＡＭセルの行及び列のアレイの一部である。第１及び第２の書き込みリードは、ＳＲＡＭセルの列にデータを書き込むための書き込みビット線である。書き込みワード線は、第１及び第２のスイッチの状態を制御することによってＳＲＡＭセルにいつデータを記憶するかを制御する。
１つの実施形態では、ＳＲＡＭセルが、第１のインバータの出力リードを第１の読み取りビット線に選択的に結合するための第３のスイッチと、第２のインバータの出力リードを第２の読み取りビット線に選択的に結合するための第４のスイッチとを含む。該第１及び第２の読み取りビット線は、ＳＲＡＭセルの列からデータを読み取るために使用される。
本発明の１つの実施形態によれば、第１及び第２の書き込みビット線がＳＲＡＭセルに選択的に結合されて書き込み動作が行われる。或いは、共振回路を結合して第１（又は第２）の書き込みビット線のいずれかを正弦波で駆動する一方で、第２（又は第１）の書き込みビット線を一定値に保つ。通常、この一定値は、２進論理レベル（例えば、２進０）に対応する。ＳＲＡＭセルに新たな値を書き込むことが望ましい時には、正弦波がこの一定値とは逆の電圧にある期間中に書き込みビット線をＳＲＡＭセルに結合し、その後にＳＲＡＭセルから分離することによってＳＲＡＭセルを所望の状態に保つ。例えば、１つの実施形態では、この一定値が２進０であり、正弦波が２進１に対応する電圧にある時に、第１及び第２のビット線をＳＲＡＭセルに結合する。その後、ビット線をＳＲＡＭセルから分離する。
一方で、ＳＲＡＭセルの状態を変化させることが望ましい時には、正弦波電圧が一定値に等しい時に共振回路を第１のビット線から分離し、その後に第２のビット線に結合する。その後、正弦波が一定値とは逆の電圧に達した時に、第１及び第２のビット線をＳＲＡＭセルに結合する。
重要なこととして、ビット線が共振回路によって駆動されるので、書き込み動作中にプルアップ及びプルダウントランジスタによってビット線の充電及び放電が行われる場合よりも消費電力が減少する。
１つの実施形態では、ビット線が共振回路によって駆動されていない時に、ビット線に弱い「キーパーセル」を結合して、ビット線を一定値に維持する。
先行技術のＳＲＡＭセルの簡略ブロック図である。 図１のＳＲＡＭセルをトランジスタレベルで詳細に示す概略図である。 トランジスタを電圧制御抵抗器としてモデル化した書き込みサイクル開始時の図１のＳＲＡＭセルを示す概略図である。 本発明による低電力ＳＲＡＭセルの簡略ブロック図である。 図４のＳＲＡＭセルをトランジスタレベルで詳細に示す概略図である。 トランジスタを電圧制御抵抗器としてモデル化した書き込みサイクル開始時の図４のＳＲＡＭセルを示す概略図である。 本発明による、ＳＲＡＭセルを含むＳＲＡＭセルアレイの一部を示す図である。 本発明の実施形態による、ＳＲＡＭセルのアレイに結合された共振回路及びキーパー回路の組を示す図である。 ビット線が共振回路によって駆動されていない時にこれらのビット線を選択された２進電圧レベルに保持するスイッチの組の実施形態を示す図である。 図８及び図９のアレイ内のセルに付与されるデータ信号、ビット線信号及びワード線パルスを示すタイミング図である。 バイポーラトランジスタを用いたＬＣ共振回路を示す図である。 ＭＯＳトランジスタを用いたＬＣ共振回路を示す図である。 発振器において使用される典型的な水晶のＬＣ等価共振回路を示す図である。 水晶共振回路を示す図である。 水晶共振回路の別の実施形態を示す図である。 本発明の実施形態と併用されるタイミング制御信号を生成する位相ロックループ回路を示す図である。 本発明の実施形態と併用できる位相ロックループの例のさらに詳細な概略図である。 本発明の実施形態に従って使用されるストローブ発生器を示す図である。 図１８のストローブ発生器内の信号を示すタイミング図である。
ＳＲＡＭセル
図４に、本発明による、別個の読み取りビット線ＲＢＩＴ、ＲＢＩＴｎと書き込みビット線ＷＢＩＴ、ＷＢＩＴｎとを含む新規のＳＲＡＭセル１０を示す。セル１０は、読み取り動作及び書き込み動作を制御する別個の読み取りワード線ＲＷＤ及び書き込みワード線ＷＷＤも含む。セル１０にデータを書き込むことが望ましい時には、書き込みビット線ＷＢＩＴ、ＷＢＩＴｎ上に適切なデータを提供し、次に書き込みワード線ＷＷＤをパルス化して、ビット線ＷＢＩＴ、ＷＢＩＴｎからスイッチＳ１０、Ｓ１１を介してセル１０にデータをロードする。セル１０の内容を読み取ることが望ましい時には、読み取りワード線ＲＷＤをパルス化して、セル１０からスイッチＳ１２、Ｓ１３を介して読み取りビット線ＲＢＩＴ及びＲＢＩＴｎにデータをロードし、これによってセンス増幅器（図４には図示せず）を駆動する。分割された読み取り及び書き込みビット線に加えて、ＳＲＡＭセル１０内では、各インバータの出力リードから反対側のインバータの入力リードに抵抗器Ｒ１及びＲ２が結合される。抵抗器Ｒ１及びＲ２は、セル１０が１つの状態から別の状態に遷移する際にシンク電流及びソース電流を制限する。
図５には、セル１０のトランジスタレベルの表現を示す。セル１０のレール電圧源を、論理ｈｉｇｈ電圧及び論理ｌｏｗ電圧それぞれを表すＶ２及びＶ１として指定する。トランジスタＭＮ１０、ＭＮ１１、ＭＮ１２及びＭＮ１３は、それぞれスイッチＳ１０、Ｓ１１、Ｓ１２及びＳ１３の機能を実行する。
図６には、抵抗器Ｒ１及びＲ２を通過しなければならないシンク電流（Ｉ−Ｓｉｎｋ）及びソース電流（Ｉ−Ｓｏｕｒｃｅ）を示す。（図６には、説明を容易かつ明確にするために、トランジスタＭＮ１２及びＭＮ１３、並びにリードＲＢＩＴ、ＲＢＩＴｎ及びＲＷＤは示していない。）ソース電流は、以下によって与えられる。
Ｉ−Ｓｏｕｒｃｅ＝（Ｖ２−Ｖ１）／（１０Ｋ＋１ＭＥＧ＋１０Ｋ）
Ｖ２が１ボルトに等しく、Ｖ１が接地される場合、Ｉ−Ｓｏｕｒｃｅは９８０ｎＡに等しい。セルの反対側のシンク電流（Ｉ−Ｓｉｎｋ）は、以下によって与えられる。
Ｉ−Ｓｉｎｋ＝（Ｖ２−Ｖ１）／（２０Ｋ＋１ＭＥＧ＋１０Ｋ）
ここでも、Ｖ２が１ボルトに等しく、Ｖ１が接地される場合、Ｉ−Ｓｉｎｋは９７２ｎＡに等しい。理解できるように、これらのＩ−Ｓｏｕｒｃｅ及びＩ−Ｓｉｎｋの値は、上述した先行技術のセル１の対応する値よりもはるかに小さい。従って、セル１０の消費電力はセル１よりも少ない。
新規のＳＲＡＭセルの例では、トランジスタＭＮ１０及びＭＮ１１のオン抵抗が、先行技術の例における２Ｋオームではなく１０Ｋオームである。この理由は、新規のＳＲＡＭセル１０のトランジスタＭＮ１０、ＭＮ１１を先行技術のセル１のトランジスタＭＮ０、ＭＮ１よりも小さくできるからである。この理由は以下の通りである。ＳＲＡＭセル１の状態を反転させるには、図３のノードＸ上の電圧が、トランジスタＭＮ３及びＭＰ３を含むインバータの（「閾値」電圧とも呼ばれる）トリップ電圧に到達しなければならない。これとは逆に、ノードＸｎ上の電圧は、トランジスタＭＮ２及びＭＰ２を含むインバータの閾値電圧未満に引き下げられるべきである。通常、ノードＸ及びＸｎは、遷移時にそれぞれの閾値電圧に同時に到達することはなく、従って最初に閾値電圧に到達した方の側が、反対側がＳＲＡＭセル１の状態を再生して反転させるのを支援する。ノードＸ（又はＸｎ）がインバータＩＮＶ２（又はインバータＩＮＶ１）の閾値電圧を超えるのを、トランジスタＭＮ０及びＭＮ２のオン抵抗を含む抵抗分割器（又はトランジスタＭＮ１及びＭＰ３のオン抵抗を含む抵抗分割器）が可能にするように図３のトランジスタＭＮ０（又はＭＮ１）が十分に大きくない場合、ＳＲＡＭセル１は、状態を変化させることができない。
ＳＲＡＭセル１０は、インバータ間に１メガオームの抵抗器Ｒ１、Ｒ２が追加されたことによって、図６の書き込みビット線ＷＢＩＴ、ＷＢＩＴｎを検証するインピーダンスがトランジスタＭＮ０、ＭＮ１のインピーダンスに比べて非常に大きいため、このインバータＩＮＶ１、ＩＮＶ２の閾値に到達することに関する「抵抗分割器」の問題を有していない。
上述した抵抗値及び電圧値は例示にすぎない。他の実施形態に従って構成されたＳＲＡＭセルは、他の抵抗値及び電圧値を使用することもできる。
抵抗器Ｒ１及びＲ２は、複数の方法のいずれかで実装することができる。１つの実施形態では、これらの抵抗器を多結晶シリコン抵抗器とすることができる。別の実施形態では、ＪＦＥＴを用いてこれらの抵抗器を実装することができる。
アレイに組み込まれたＳＲＡＭセル
通常、本発明によるＳＲＡＭセルは、図７のアレイ２０などのアレイに組み込まれる。アレイ２０のセル１０−１１〜１０−３３は、ＳＲＡＭセルの水平行及び垂直列で構成され、各列は、書き込みビット線の対及び読み取りビット線の対に関連する。例えば、ＳＲＡＭセルの列ＣＯＬ−２は、書き込みビット線ＷＢＩＴ−２、ＷＢＩＴｎ−２、及び読み取りビット線ＲＢＩＴ−２、ＲＢＩＴｎ−２に関連する。書き込みビット線ＷＢＩＴ−２、ＷＢＩＴｎ−２は、上記の図４の線ＷＢＩＴ、ＷＢＩＴｎがセル１０に対して実行するのと同じ機能を列ＣＯＬ−２のセル１０−１２、１０−２２、１０−３２に対して実行する。同様に、読み取りビット線ＲＢＩＴ−２、ＲＢＩＴｎ−２は、図４の線ＲＢＩＴ、ＲＢＩＴｎがセル１０に対して実行するのと同じ機能を列ＣＯＬ−２内のセルに対して実行する。他の書き込みビット線ＷＢＩＴ−１、ＷＢＩＴｎ−１、ＷＢＩＴ−３、ＷＢＩＴｎ−３、並びに読み取りビット線ＲＢＩＴ−１、ＲＢＩＴｎ−１、ＲＢＩＴ−３、ＲＢＩＴｎ−３も、そのセルＣＯＬ−１、ＣＯＬ−３の関連する列に対して同じ機能を実行する。図７には、ＳＲＡＭセルの３つの列と３つの行しか示していないが、他の実施形態では、（通常は３よりも多くの）他の数の行及び列が存在する。
アレイ２０内のセルの各行は、書き込みワード線及び読み取りワード線に関連する。例えば、セル１０−２１、１０−２２及び１０−２３から成る行ＲＯＷ−２は、書き込みワード線ＷＷＤ−２及び読み取りワード線ＲＷＤ−２に関連する。ワード線ＷＷＤ−２は、ワード線ＷＷＤが上記のセル１０に対して実行するのと同じ機能をセル１０−２１、１０−２２及び１０−２３に対して実行し、読み取りワード線ＲＷＤ−２は、ワード線ＲＷＤが上記のセル１０に対して実行するのと同じ機能をセル１０−２１、１０−２２及び１０−２３に対して実行する。書き込みワード線ＷＷＤ−１及びＷＷＤ−３、並びに読み取りワード線ＲＷＤ−１及びＲＷＤ−３も、それぞれ行ＲＯＷ−１及びＲＯＷ−３に対してこれらの機能を実行する。
通常、ＳＲＡＭは、例えばマイクロプロセッサ又はその他のデバイスから、読み取り及び書き込みのためにＳＲＡＭアレイ内のセルの行を選択できるようにアドレスを受け取る。通常、ＳＲＡＭは、例えば読み取り又は書き込み動作中にパルス化すべき特定のワード線ＲＷＤ、ＷＷＤを選択するための制御信号を生成するアドレスデコーダを含む。１つのこのような実施形態では、読み取り又は書き込み動作中にアレイ２０内のセルの行がアクセスを受ける。（或いは、他の実施形態では、アドレスデコーダが、読み取り又は書き込み動作中にアクセスすべきＳＲＡＭセルの１又は２以上の列を選択することもできる。）１つの実施形態では、本発明によるアレイを、本出願人が２０１５年７月２７日に出願した「共振駆動回路を用いた低電力デコーダ（Ａ Ｌｏｗ Ｐｏｗｅｒ Ｄｅｃｏｄｅｒ Ｕｓｉｎｇ Ｒｅｓｏｎａｎｔ Ｄｒｉｖｅ Ｃｉｒｃｕｉｔｒｙ）」という名称の米国仮特許出願（第６２／２８２，２１４号）に記載されるようなアドレスデコーダと併用することができ、この文献は引用により本明細書に組み入れられる。或いは、他のアドレスデコーダを使用することもできる。
共振回路を用いた書き込みビット線の駆動
本発明の１つの実施形態の新規の特徴によれば、共振回路４０が、アレイ２０（図８）の選択された書き込みビット線ＷＢＩＴ、ＷＢＩＴｎを駆動する共振信号ＲＳＲ（通常は正弦波）を供給する。ビット線の対内の書き込みビット線ＷＢＩＴ、ＷＢＩＴｎのうちの選択された一方に共振信号ＲＳＲが付与されると、この選択された書き込みビット線上で２進１が通信されるのに対し、対内の他方の書き込みビット線ＷＢＩＴｎ、ＷＢＩＴに２進０に対応するＤＣ電圧が付与されると２進０が通信される。これにより、本発明のこの実施形態に従って構成されたＳＲＡＭが消費する電力は、後述する理由によってさらに減少する。
図８を参照すると、スイッチＳ２０−１〜Ｓ２０−３及びＳ２０ｎ−１〜Ｓ２０ｎ−３を介して書き込みビット線ＷＢＩＴ−１〜ＷＢＩＴ−３及びＷＢＩＴｎ−１〜ＷＢＩＴｎ−３にそれぞれ共振信号ＲＳＲが付与されている。共振回路４０が書き込みビット線ＷＢＩＴ−１又はＷＢＩＴｎ−１のどちらを信号ＲＳＲで駆動するかは、データ信号ＤＡＴＡ−１の論理状態に依存する。同様に、データ信号ＤＡＴＡ−２は、共振回路４０が書き込みビット線ＷＢＩＴ−２又はＷＢＩＴｎ−２のどちらを信号ＲＳＲで駆動するかを制御し、データ信号ＤＡＴＡ−３は、共振回路４０が書き込みビット線ＷＢＩＴ−３又はＷＢＩＴｎ−３のどちらを信号ＲＳＲで駆動するかを制御する。（データ信号ＤＡＴＡ−１〜ＤＡＴＡ−３は、例えばマイクロプロセッサなどのデバイスによってＳＲＡＭアレイ２０の外部から供給される。）
書き込みワード線ＷＷＤは、信号ＲＳＲがその（２進１の電圧に対応する）ピーク電圧又はその付近に存在する時にのみパルス化される。従って、例えばセル１０−２２は、ａ）ビット線ＷＢＩＴ−２、ＷＢＩＴｎ−２の一方が信号ＲＳＲを搬送し、ｂ）信号ＲＳＲが２進１の電圧レベル又はその付近に存在し、ｃ）他方のビット線ＷＢＩＴ−２ｎ、ＷＢＩＴ−２が２進０の電圧レベルを搬送していること、が同時に生じた時にのみ、書き込みビット線ＷＢＩＴ−２、ＷＢＩＴｎ−２に結合される。従って、ワード線ＷＷＤがパルス化されると、このワード線に対応するセルの行は、これらのセルに記憶すべきデータ値に対応する適切な２進電圧を受け取る。選択されたワード線ＷＷＤ上のパルスは狭く、共振信号ＲＳＲのピーク又はその付近においてのみ発生することによってＳＲＡＭセルに最大の差動電圧が提示されることを可能にし、これによってＳＲＡＭセルに誤った値を書き込む可能性を最小化する。
スイッチＳ２０−１〜Ｓ２０−３及びＳ２０ｎ−１〜Ｓ２０ｎ−３は、信号ＲＳＲがその最低電圧にある（２進０の電圧に対応する）時にのみ切り替わる。これにより、信号ＲＳＲの波形に不連続性が現れるのを防ぎ、一方のビット線の組から他方のビット線の組への滑らかな遷移を実現する。
関連する書き込みワード線ＷＢＩＴ−１〜ＷＢＩＴ−３及びＷＢＩＴｎ−１〜ＷＢＩＴｎ−３には、インバータＩＮＶ１１及びＩＮＶ１２の対と抵抗器Ｒ２０とを含むキーパー回路Ｋの組が結合される。キーパー回路Ｋは、共振回路４０がもはやその関連する書き込みビット線を駆動していない時に、これらの書き込みビット線をＤＣ２進０の電圧レベルに維持する。インバータＩＮＶ１１は「弱く」、すなわち、通常、インバータＩＮＶ１１内のトランジスタ（図示せず）の抵抗性はオンの時に高い。通常、キーパー回路Ｋは、漏れ電流を克服するために約２ｎＡなどの非常にわずかな電流しか引き出さない。従って、たとえキーパー回路Ｋと共振回路４０とが同時にワード線を駆動した場合でも、非常にわずかな電力しか消費されない。
他の実施形態では、インバータＩＮＶ１１及びＩＮＶ１２、並びに抵抗器Ｒ２０の代わりに他のデバイスをキーパー回路Ｋに使用することもできる。例えば、１つの実施形態では、スイッチＳ３０−１、Ｓ３０ｎ−１の組（図９）が、線ＷＢＩＴ−１及びＷＢＩＴｎ−１が信号ＲＳＲを受け取るように結合されていない時に線ＷＢＩＴ−１及びＷＢＩＴｎ−１を２進０の電圧レベル（電圧Ｖ１）に維持する。スイッチＳ３０−１は、データ信号ＤＡＴＡ−１によって制御され、スイッチＳ３０ｎ−１は、データ信号ＤＡＴＡ−１の論理反転によって制御される。同様に、スイッチは、ビット線ＷＢＩＴ−２、ＷＢＩＴｎ−２、ＷＢＩＴ−３及びＷＢＩＴｎ−３が信号ＲＳＲによって駆動されていない時にこれらのビット線を２進０の電圧レベル（電圧Ｖ１）に維持する。
或いは、線ＷＢＩＴ、ＷＢＩＴｎ−ｎと電圧Ｖ１との間に大型の抵抗器を設けることもできる。このような抵抗器は、信号ＲＳＲがｈｉｇｈであって線ＷＢＩＴ、ＷＢＩＴｎに付与されている時には大きな電流を引き出さず、線ＷＢＩＴ、ＷＢＩＴｎが信号ＲＳＲを受け取るように結合されていない時にはこれらの線を２進０の電圧レベルに維持するのに十分なものである。
図１０は、ＳＲＡＭセル１０−２２に書き込まれているデータを示すタイミング図である。セル１０−２２にデータが書き込まれる前の期間Ｔ１中には、（外部ソースから受け取られた）データ信号ＤＡＴＡ−２は２進０である。従って、共振回路４０からの出力信号ＲＳＲは、スイッチＳ２０ｎ−２を介してビット線ＷＢＩＴｎ−２に結合され、ビット線ＷＢＩＴ−２は、その関連するキーパー回路Ｋによって２進０の電圧に保持される。期間Ｔ２の開始時には、データ信号ＤＡＴＡ−２が２進１の状態になる。信号ＲＳＲが２進０に対応する電圧にある時には、スイッチＳ２０−２がオンになってスイッチＳ２０ｎ−２がオフになり、その後に書き込みビット線ＷＢＩＴｎ−２がその関連するキーパー回路Ｋによって２進０に保持され、スイッチＳ２０−２が信号ＲＳＲをビット線ＷＢＩＴ−２に結合する。期間Ｔ２中には、書き込みワード線ＷＷＤ−２にパルスＰが付与されて、セル１０−２２内のスイッチＳ１０及びＳ１１がオンになることによってセル１０−２２にデータを記憶する。具体的には、セル１０−２２内のインバータＩＮＶ２の入力リードに２進１が付与され、セル１０−２２内のインバータＩＮＶ１の入力リードに２進０が付与される。パルスＰ後には、ワード線ＷＷＤ−２がｌｏｗになり、書き込みビット線ＷＢＩＴ−２及びＷＢＩＴｎ−２がセル１０−２２から分離し、セル１０−２２は、データ信号ＤＡＴＡ−２に対応する状態で残る。（セル１０−２１及び１０−２３は、パルスＰに応答して、データ信号ＤＡＴＡ−１及びＤＡＴＡ−３に対応するデータを同時に記憶する。）
データ信号ＤＡＴＡ−２は、期間Ｔ４及びＴ９においてそれぞれ２進０及び２進１になり、これによってスイッチＳ−２２及びＳｎ−２２の状態の変化を引き起こし、信号ＲＳＲがビット線ＷＢＩＴ−２又はＷＢＩＴｎ−２のどちらに付与されるかが変化する。ワード線ＷＷＤ−２には書き込みパルスが付与されないので、これによってセル１０−２２が影響を受けることはない。
書き込みビット線ＷＢＩＴ−１、ＷＢＩＴ−２、ＷＢＩＴ−３、ＷＢＩＴｎ−１、ＷＢＩＴｎ−２及びＷＢＩＴｎ−３は、（先行技術のセル１のアレイで行われるように）ＣＭＯＳトランジスタスイッチによって１つのレール電圧から別のレール電圧に駆動されることはないと理解されるであろう。例えば、ＭＮ５、ＭＮ６、ＭＰ５及びＭＰ６（図２及び図３）などのトランジスタによって書き込みビット線ＷＢＩＴ、ＷＢＩＴｎが１つのレール電圧から別のレール電圧に駆動されることはない。先行技術のビット線ＢＩＴ（又はＢＩＴｎ）がドライバＤＲＶ（又はＤＲＶｎ）によって電圧Ｖに充電された後に放電された場合には、１／２ＣＶ2に等しい量のエネルギーが消散する（Ｃは、ビット線ＢＩＴ又はＢＩＴｎの静電容量である）。このエネルギー消散は、ＣＭＯＳドライバ回路ＤＲＶ、ＤＲＶｎの代わりに共振回路を用いてビット線ＷＢＩＴ、ＷＢＩＴｎを駆動することによって回避される。従って、ドライバ回路ＤＲＶ、ＤＲＶｎに関連する電力消費が回避される。
上述したように、スイッチＳ２０−１、Ｓ２０−２、Ｓ２０−３、Ｓ２０ｎ−１、Ｓ２０ｎ−２及びＳ２０ｎ−３は、信号ＲＳＲがデータ信号ＤＡＴＡ−１、ＤＡＴＡ−２及びＤＡＴＡ−３に応答して２進０に対応する電圧にある時に切り替わる。従って、信号ＲＳＲが２進０の電圧レベルにある時には、データ信号ＤＡＴＡ−１〜ＤＡＴＡ−３が同期して切り替わる。同様に、信号ＲＳＲがその（２進１に対応する）ピーク電圧レベル又はその付近に存在する時には、ワード線ＷＷＤ−１〜ＷＷＤ−３上のパルスが同期して発生する。これらの信号の適切なタイミング制御については後述する。
別の実施形態では、共振信号ＲＳＲが２進１に対応する電圧にある時に、スイッチＳ２０−１、Ｓ２０−２、Ｓ２０−３、Ｓ２０ｎ−１、Ｓ２０ｎ−２及びＳ２０ｎ−３が切り替わる。これにより、共振信号ＲＳＲの不連続性も避けられる。このような実施形態では、キーパー回路Ｋ（或いは、スイッチＳ３０又は大きな値の抵抗器）が、その対応するビット線を２進１のレベルに維持し、信号ＲＳＲが２進０のレベルに対応する電圧にある時にワード線ＷＷＤ−１、ＷＷＤ−２及びＷＷＤ−３がパルス化される。
キーパー回路Ｋが２つのインバータＩＮＶ１１、ＩＮＶ１２の代わりにスイッチを用いて（例えば、図９に示すものと同様に）書き込みビット線を２進１の電圧レベルに維持する実施形態では、このようなスイッチが、その関連するビット線を２進１の電圧レベルに結合するように設けられる。このようなスイッチ又はインバータＩＮＶ１１及びＩＮＶ１２の代わりに大型の抵抗器を使用する実施形態では、このような抵抗器を、その関連する書き込みビット線と２進１の電圧レベルとの間に設けることができる。通常、抵抗値は、漏れ電流を克服するために例えば約２ｎＡなどのわずかの電流しか流れないように選択される。
ビット線を駆動する共振回路
１つのタイプの共振回路は、直列構成又は並列構成のインダクタ及びコンデンサを含む。図１１及び図１２に、インダクタ及びコンデンサを含み、それぞれバイポーラトランジスタ及びＭＯＳトランジスタを用いた共振器の例４５及び５０を示す。当業では、ＬＣ共振回路が周知である。このような共振回路は、共振信号ＲＳＲを供給する回路４０として使用することができる。いくつかの実施形態では、ＳＲＡＭ自体（及び他の関連する回路）の容量性負荷が適切な周波数でインダクタと共振するほど十分に大きい場合、図１１のコンデンサＣ３を不要とすることができる。
コンデンサは、２つのプレートを横切る電場にエネルギーを蓄える。インダクタは、搬送電流を循環する磁束鎖交にエネルギーを蓄える。コンデンサ及びインダクタを直列又は並列に接続することにより、電流がこれら２つのコンポーネント間で電荷を行き来させるにつれてコンデンサ又はインダクタのいずれかに交互にエネルギーを蓄えることができる「タンク」回路が形成される。電流がゼロに等しい時には、コンデンサに最大のエネルギーが蓄えられる。電流がピークに達すると、インダクタに最大のエネルギーが蓄えられる。（「放射」エネルギーを無視した）唯一のエネルギー損失は、信号経路内に見られるいずれかの寄生抵抗からの熱放散に由来する。対照的に、コンデンサが供給電位から接地電位に切り替わることに関連するエネルギーは、（例えば、先行技術のセル１においてトランジスタＭＮ５、ＭＮ６、ＭＰ５及びＭＰ６が静電容量Ｃ、Ｃｎの充電及び放電を行った時に生じるように）全て熱となって失われる。従って、共振回路を使用すると、回路の電力効率に関して大きな利点がもたらされる。
共振回路における共振には水晶を使用することもできるが、インダクタとしてモデル化できるその挙動面はコイルに由来するものではなく、むしろ電気的に刺激を受けると振動する水晶質量体の「等価直列」インダクタンスに由来するものである。１つのタイプの周知の水晶共振回路には、ピアス発振器がある。図１３に、水晶６０及びＲＬＣ等価回路７０を示す。インダクタ及びコンデンサは、いずれも「エネルギー貯蔵」素子である。（図１４及び図１５には、水晶を含む共振器８０及び９０を示す。共振器８０及び９０は、本出願人が２０１５年７月６日に出願した「３つの直列インバータを用いたピアス発振器（Ａ Ｐｉｅｒｃｅ Ｏｓｃｉｌｌａｔｏｒ Ｕｓｉｎｇ Ｔｈｒｅｅ Ｓｅｒｉｅｓ Ｉｎｖｅｒｔｅｒｓ）」という名称の米国仮特許出願第６２／２３１，４５８号に記載されているものであり、この文献は引用により本明細書に組み入れられる。）共振器８０及び９０は、信号ＲＳＲを生成する共振回路として使用することもできる。
共振回路４０の出力ノード４１上の容量性負荷は、共振回路内の静電容量と協働して信号ＲＳＲの共振周波数を定める（図８）。この容量性負荷は、ノード４１に結合されたビット線ＷＢＩＴ及びＷＢＩＴｎの静電容量を含む。各ビット線ＷＢＩＴ上の容量性負荷については、静電容量ＣＷＢＩＴとして記号で示し、各ビット線ＷＢＩＴｎの容量性負荷については、静電容量ＣＷＢＩＴｎとして記号で示す。これらの静電容量ＣＷＢＩＴ及びＣＷＢＩＴｎは、ほぼ等しいことが望ましい。そうでなければ、共振回路４０の周波数は、以下の式に基づいて変化する。
Figure 0006797895
（スイッチ抵抗及び他の寄生抵抗は、周波数を理想的なω0からオフセットする）。
この式中、「Ｃ」は、インダクタと並列の共振タンク回路（又は水晶回路）で見られる総実効容量を表し、回路４０が結合された書き込みビット線の静電容量ＣＷＢＩＴ、ＣＷＢＩＴｎを含む。
図８の実施形態において選択される書き込みビット線ＷＢＩＴ、ＷＢＩＴｎの総数は、データ信号ＤＡＴＡの変化と共に変化するものではないと理解されるであろう。このことは、共振回路４０の出力ノード４１上の静電容量負荷を一定値に維持するのにも役立つ。
タイミング制御信号を生成するための回路
上述したように、データ信号ＤＡＴＡ、並びにスイッチＳ２０及びＳ２０ｎは、共振信号ＲＳＲが２進０の電圧にある時に状態を変化させる。これにより、共振回路４０によって駆動される負荷の電圧の不連続性が防がれる。スイッチＳ２０及びＳ２０ｎの状態を変化させて書き込みワード線ＷＷＤ及びＲＷＤ上に信号を生成するのに適したタイミング制御は、複数の方法のうちのいずれかで生じることができる。例えば、１つの実施形態では、データ信号ＤＡＴＡが、信号ＲＳＲから導出された直交クロックを有する（すなわち、信号ＲＳＲがピーク値間の中間に存在する地点から９０度だけ位相シフトしたクロックを有する）マイクロプロセッサ（図示せず）によって生成される。このような実施形態では、信号ＲＳＲが２進０の電圧にある時にマイクロプロセッサが信号ＤＡＴＡの状態を変化させ、これによって信号ＲＳＲが２進０の電圧にある時にスイッチＳ２０及びＳ２０ｎを切り替えさせる。
或いは、信号ＲＳＲと同期していない信号源１０２からデータ信号ＤＡＴＡがもたらされる場合、１つの実施形態では、共振回路４０から正弦波信号ＲＳＲ及びその逆正弦波ＲＳＲｎを受け取るように結合された位相ロックループ１００（図１６）がラッチ１０４に制御信号を供給し、このラッチ１０４が、信号ＲＳＲがｌｏｗの時にデータ信号ＤＡＴＡをラッチする。ラッチ１０４の内容は、スイッチＳ２０及びＳ２０ｎを制御する。
位相ロックループは、当業で周知である。１つの実施形態では、位相ロックループ１００が、位相検出器１０６と、低域通過フィルタ１０８と、電圧制御発振器１１０と、２分割論理回路１１２とを含む。図１７に、位相ロックループ１００に使用できる回路のさらに詳細な例を示す。しかしながら、他のタイプの位相ロックループを使用することもできる。
或いは、位相ロックループ１００の代わりにプログラマブル遅延回路又は遅延ロックループ回路を使用することもできる。遅延ロックループ及びプログラマブル遅延回路も、当業で周知である。
図１６には、書き込みワード線ＷＷＤ及び読み取りワード線ＲＷＤ上のワード線パルスのタイミング制御を引き起こすためにも使用されるパルスを生成するストローブ発生器１１４も示す。ストローブ発生器は、書き込みアドレスデコーダ１１６及び読み取りアドレスデコーダ１１８にパルスを供給する。書き込みアドレスデコーダ１１６及び読み取りアドレスデコーダ１１８は、必要時に外部ソース１０２からラッチ１１９を介してアドレス信号ＡＤＤＲを受け取ってワード線ＷＷＤ及びＲＷＤ上にパルスを生成する。（アドレス信号ＡＤＤＲは、データ信号ＤＡＴＡ−１〜ＤＡＴＡ−３と同様に信号ＲＳＲと同期する）。上述したように、アドレスデコーダは、上述した本出願人の「共振駆動回路を用いた低電力デコーダ」という名称の米国仮特許出願に記載されるようなものとすることができる。
図１８には、本発明に従って使用できるストローブ発生器の例を示し、図１９は、図１８のストローブ発生器内の様々な信号を示すタイミング図である。ストローブ発生器は、当業で周知である。他の技術を用いて適切なタイミング信号を生成することもできる。
レール電圧
１つの実施形態では、ＳＲＡＭアレイ２０の回路が単一のレール電圧の組（例えば、０ボルトと２ボルト）を使用し、共振回路４０が０ボルトと２ボルトとの間で振動する。しかしながら、他のレール電圧を使用することもでき、ＳＲＡＭ回路の異なる部分では異なるレール電圧を使用することができる。
例えば、別の実施形態では、ＳＲＡＭセル１０内のインバータが１ボルト及び２ボルトのレール電圧を使用し、従って読み取りビット線ＲＢＩＴ−１、ＲＢＩＴ−２、ＲＢＩＴ−３、ＲＢＩＴｎ−１、ＲＢＩＴｎ−２及びＲＢＩＴｎ−３のレール電圧は１ボルト及び２ボルトである。この実施形態では、通常、読み取りビット線が、読み取りビット線電圧を差動増幅して０ボルトと３ボルトのレール電圧を有する出力信号ＤＯＵＴ−１〜ＤＯＵＴ−３を供給するセンス増幅器ＳＡ−１〜ＳＡ−３（図８）に結合される。通常、対内の各読み取りビット線は、同じ対内の他方の読み取りビット線に結合され（例えば、ビット線ＲＢＩＴ−２は、スイッチＳ２２−２を介してビット線ＲＢＩＴｎ−２に結合され）、読み取りサイクル中以外は、例えば１．５Ｖなどの中間電圧にある。これにより、読み取りサイクル中に読み取りビット線電圧をその所望のレール電圧に増減させるのに必要な時間が短縮される。また、この実施形態では、共振回路４０が０ボルトと３ボルトとの間で振動し、キーパー回路Ｋが０ボルトと３ボルトのレール電圧を使用する。
上述した異なるレール電圧を使用する実施形態には複数の利点がある。まず、信号ＲＳＲの電圧振幅がＳＲＡＭセル１０のインバータＩＮＶ１及びＩＮＶ２のレール電圧を上回るので、書き込みパルスＰのタイミング要件が、信号ＲＳＲの電圧振幅がインバータＩＮＶ１及びＩＮＶ２のレール電圧に等しい場合よりも緩和される。この理由は、信号ＲＳＲがインバータＩＮＶ１及びＩＮＶ２を駆動するのに適した値にある期間が長くなるからである。
さらに、信号ＲＳＲの電圧振幅がＳＲＡＭセル１０のインバータＩＮＶ１１及びＩＮＶ１２のレール電圧を上回るので、トランジスタＭＮ１０及びＭＮ１１を、信号ＲＳＲの電圧振幅がインバータＩＮＶ１及びＩＮＶ２のレール電圧に等しい場合に必要なサイズよりも小型にすることができる。この理由は、信号ＲＳＲの電圧振幅が大きいことによってトランジスタＭＮ１０及びＭＮ１１の高いオン抵抗の公差を大きくできるからである。
上述したように、上述の例は例示にすぎず、異なるレール電圧及び電圧振幅を本発明と併用することもできる。さらに、いくつかの実施形態では、信号ＲＳＲの電圧振幅が、インバータＩＮＶ１及びＩＮＶ２、並びにキーパー回路Ｋのレール電圧に等しい。
１つの書き込みビット線を用いた別の実施形態
本発明の別の実施形態は、１つの書き込みビット線ＷＢＩＴと１つのスイッチＳ１０とを用いてＳＲＡＭセルに書き込みを行う（すなわち、スイッチＳ１１及びビット線ＷＢＩＴｎを使用しない）。この実施形態では、線ＷＢＩＴｎ上の信号とインバータＩＮＶ２の出力信号との間に競合が存在しないので、抵抗器Ｒ２を含める必要がない。この実施形態では、上述したドライバＤＲＶ、ＤＲＶｎなどの２進ＤＣ電圧ドライバを適用することができる。
或いは、信号ＲＳＲがｈｉｇｈ（２進１を書き込みたいと望む場合）又はｌｏｗ（２進０を書き込みたいと望む場合）の時に、共振器を用いてビット線を駆動してスイッチＳ１０をオンにすることもできる。従って、この実施形態は、スイッチＳ１０のタイミングを制御していかなる２進値がセルに書き込まれているかを決定することを含む。
或いは、単一の書き込みビット線を使用して、この書き込みビット線を（セルに書き込まれているデータに依存して）信号ＲＳＲ又は第１の２進電圧レベルのいずれかに結合し、信号ＲＳＲが第１の２進電圧レベルとは逆の第２の２進電圧レベルにある時には、この書き込みビット線をセルに結合することもできる。
本発明を詳細に説明したが、当業者であれば、本発明の趣旨及び範囲から逸脱することなく形態及び細部の変更を行うことができると認識するであろう。例えば、本発明の様々な態様は、本発明の他の態様とは無関係に実施することができる。従って、１つの実施形態では、ＳＲＡＭアレイが、書き込み中の消費電力を低減するために抵抗器Ｒ１、Ｒ２などの抵抗器を含むが、書き込みビット線を駆動するために共振回路を使用しない。別の実施形態では、共振回路が、書き込みビット線を駆動するが、抵抗器Ｒ１、Ｒ２を含まない。異なる電圧値及び抵抗値を使用することもできる。本発明によるＳＲＡＭセルは、異なる数の行及び列を有する異なるサイズのアレイに組み込むこともできる。ＳＲＡＭセルは、単独で使用することも、１行のアレイで使用することも、或いは１列のアレイで使用することもできる。アレイ内の異なるセルが本発明を利用し、他のセルが本発明を利用しないようにすることもできる。水晶及びＬＣ共振器を含む異なるタイプの共振器を本発明と併用することもできる。（例えば、Ｗｅｓｓｅｎｄｏｒｆに付与されて引用により本明細書に組み入れられる米国特許第７，１８３，８６８号の第７欄、６〜２４行に記載されるような）異なるタイプの共振材料を使用することもできる。いくつかの実施形態では、書き込みビット線の静電容量が、共振器の共振を可能にする。アドレス信号及びデータ信号を異なるタイプのデバイスによって供給することもできる。（例えば、トランジスタＭＮ１０〜ＭＮ１４などの）単一のＮチャネルトランジスタ、又は並列接続されたＮチャネルトランジスタとＰチャネルトランジスタの対を用いて様々なスイッチを実装することもできる。従って、このような修正は全て本発明の範囲に含まれる。
１０ ＳＲＡＭセル
Ｒ１、Ｒ２ 抵抗器
Ｓ１０〜Ｓ１３ スイッチ
ＩＮＶ１、ＩＮＶ２ インバータ
ＲＢＩＴ 読み取りビット線
ＷＢＩＴ 書き込みビット線
ＲＷＤ 読み取りワード線
ＷＷＤ 書き込みワード線

Claims (18)

  1. 共振器出力リード上に共振出力信号を供給する共振回路と、
    第１及び第２のデータ入力リード及び電力供給リードを含むＳＲＡＭセルと、
    前記第１のデータ入力リード上の前記共振出力信号及び前記第２のデータ入力リード上の静的２進電圧を供給することによって前記ＳＲＡＭセルに第１の値を記憶し、前記第２のデータ入力リード上の前記共振出力信号及び前記第１のデータ入力リード上の前記静的２進電圧を供給することによって前記ＳＲＡＭセルに前記第１の値と反対の第２の値を記憶するための一組のスイッチと、
    を備え、
    前記共振出力信号及び前記静的２進電圧が前記第１及び第２のデータ入力リードへ付与された場合、前記ＳＲＡＭセルは前記電力供給リード上のＤＣ電圧を受ける、ことを特徴とする構造体。
  2. データ信号を受け取るための入力リードと、
    第１及び第２のビット線と、
    前記共振器出力リードを前記第１のビット線に結合するための第１のスイッチと、
    前記共振器出力リードを前記第２のビット線に結合するための第２のスイッチと、
    をさらに備え、
    前記第１及び第２のスイッチは、前記データ信号の状態に応答して、前記共振器出力リードを前記第１または第２のビット線へ結合させるためのものである、
    請求項１に記載の構造体。
  3. 前記共振出力信号の周波数は、前記共振回路の総負荷容量によって制御され、前記総負荷容量の少なくとも一部は、前記第１及び第２のビット線の少なくとも一方の静電容量を含み、前記総負荷容量は、前記共振器出力リードに接続された前記ビット線が変化した時に実質的に一定のままである、
    請求項２に記載の構造体。
  4. 共振器出力リード上で共振出力信号を供給するための共振回路と、
    第１及び第２のビット線と、
    前記共振器出力リードを前記第１のビット線に結合するための第１のスイッチと、
    前記共振器出力リードを前記第２のビット線に結合するための第２のスイッチと、
    前記第１のビット線からＳＲＡＭセルへデータをロードするための第３のスイッチと、
    前記第２のビット線から前記ＳＲＡＭセルへデータをロードするための第４のスイッチと、
    ＳＲＡＭセルの列であって、前記ＳＲＡＭセルの各々は電力供給リードと、第１のＳＲＡＭセルの入力リードを前記第１のビット線に結合するためのスイッチと、第２のＳＲＡＭセルの入力リードを前記第２のビット線に結合するためのスイッチとを有し、前記第１及び第２のビット線から前記ＳＲＡＭセルのうちの選択された１つのＳＲＡＭセルにデータがロードされ、前記共振出力信号が前記ＳＲＡＭセルに結合される場合、前記ＳＲＡＭセルは前記電力供給リード上のＤＣ電圧を受け取る、ＳＲＡＭセルの列と、
    をさらに備え、
    前記第１及び第２のビット線は静電容量を示し、前記ビット線の少なくとも一方の静電容量は前記共振回路と協働して前記共振出力信号の周波数を定める、
    ことを特徴とする構造体。
  5. 前記共振回路は水晶を含み、前記ビット線の少なくとも一方の前記静電容量は、前記水晶と協働して前記共振回路の周波数を定める、
    請求項４に記載の構造体。
  6. 第１及び第２のデータ入力リード及び電力供給リードを有するＳＲＡＭセルを準備するステップと、
    共振回路から前記第１の入力リードに共振信号を付与し、静的２進電圧を前記第２の入力リードに付与し、前記第１及び第２の入力リードから前記ＳＲＡＭセルにデータをロードして、前記ＳＲＡＭにおいて第１の値を記憶するステップと、
    前記共振信号を前記第２の入力リードに、前記静的２進電圧を前記第１の入力リードに付与し、前記第１及び第２の入力リードから前記ＳＲＡＭセルへデータをロードして、前記ＳＲＡＭセルに前記第１の値とは反対の第２の値を記憶し、
    前記共振信号及び静電２進電圧が前記ＳＲＡＭセルのデータ入力リードへ付与される場合、ＤＣ電圧を前記電力供給リードへ付与する、ステップと、
    を含むことを特徴とする方法。
  7. ＳＲＡＭセルのアレイを提供するステップであって、前記アレイは第１及び第２のビット線を含み、前記第１のビット線は静電容量を示し、前記ＳＲＡＭセルは第１及び第２の入力リード及び電力供給リードを含む、提供するステップと、
    データ信号を受け取るステップと、
    共振回路から共振信号を提供するステップと、
    前記データ信号に応答して、前記第１のビット線又は前記第２のビット線のいずれかに前記共振信号を付与するステップであって、前記共振信号を受け取るビット線の静電容量は前記共振回路と協調して前記共振信号の周波数を定める、付与するステップと、
    前記第１のビット線を前記第１の入力リードに結合するステップと、
    前記第２のビット線を前記第２の入力リードに結合するステップと、
    前記ビット線が前記入力リードに結合される場合、ＤＣ電圧を前記電力供給リードに付与するステップと、
    をさらに含む、ことを特徴とする方法。
  8. 前記共振回路はＬＣ回路を含み、前記ビット線の前記静電容量は、前記共振信号を受け取るように結合された時に、前記ＬＣ回路と協働して前記共振信号の周波数を定める、
    請求項７に記載の方法。
  9. 前記共振回路は水晶を含み、前記ビット線の前記静電容量は、前記共振信号を受け取るように結合された時に、前記水晶と協働して前記共振回路の周波数を定める、
    請求項７に記載の方法。
  10. 共振器出力リード上に共振出力信号を供給する共振回路と、
    データ入力リード及び電圧供給リードを含むＳＲＡＭセルであって、前記共振出力信号は第１の２進電圧として前記ＳＲＡＭセルによって判断された第１の電圧と前記第１の２進電圧と反対の第２の２進電圧として前記ＳＲＡＭセルによって判断された第２の電圧との間で共振する、ＳＲＡＭセルと、
    ＤＣ電圧が前記電圧供給リードに付与される間、前記共振器出力リードを前記データ入力リードに結合することによって前記ＳＲＡＭセルにデータを記憶するスイッチと、
    を備えることを特徴とする構造体。
  11. データ入力リード及び電力供給リードを有するＳＲＡＭセルを準備するステップと、
    共振回路から前記データ入力リードに共振信号を付与するステップであって、前記共振信号は第１の２進電圧として前記ＳＲＡＭセルによって判断された第１の電圧と前記第１の２進電圧と反対の第２の２進電圧として前記ＳＲＡＭセルによって判断された第２の電圧との間で共振する、付与するステップと、
    前記データ入力リードから前記ＳＲＡＭセルにデータをロードすることによって、前記ＳＲＡＭセルに第１の値を記憶するステップと、
    前記共振信号が前記ＳＲＡＭセルの前記データ入力リードへ付与される場合、ＤＣ電圧を前記電力供給リードへ付与するステップと、
    を含むことを特徴とする方法。
  12. 入力信号を受け取るためのデータ入力リードと、
    共振器出力リード上に共振出力信号を供給する共振回路と、
    第１及び第２のＳＲＡＭデータ入力リード及び電力供給リードを含むＳＲＡＭセルと、
    前記ＳＲＡＭセルへデータを供給するための第１及び第２のリードと、
    前記第１のリードを前記第１のＳＲＡＭデータ入力リードへ結合するための第１のスイッチ及び前記第２のリード及び前記第２のＳＲＡＭデータ入力リードを結合するための第２のスイッチと、
    前記入力信号が第１の状態であることに応答して、前記共振器出力リードを前記第１のリードに結合することによって前記ＳＲＡＭセルに第１の値を記憶する第３のスイッチと、
    前記入力信号が前記第１の状態と反対の第２の状態にあることに応答して、前記共振器出力リードを前記第２のリードへ結合することによって前記ＳＲＡＭセルに前記第１の値と反対の第２の値を記憶するための第４のスイッチと、
    を備え、
    前記共振出力信号が２進電圧として前記ＳＲＡＭセルによって判断された電圧であるときに状態を変更する前記入力信号に応答して、前記第１及び第２のスイッチが状態を変更し、ＤＣ電圧が前記ＳＲＡＭ電力供給リードへ付与される間、前記ＳＲＡＭセルにデータが記憶される、
    ことを特徴とする構造体。
  13. 第１及び第２のＳＲＡＭデータ入力リード及び電力供給リードを有するＳＲＡＭセルを準備するステップと、
    データ入力線上の入力信号を受け取るステップと、
    前記入力信号が第１の状態であることに応答して、共振回路から第１のビット線に共振信号を付与するステップと、
    前記第１のビット線を前記第１のＳＲＡＭデータ入力リードへ結合し、前記第１のＳＲＡＭデータ入力リードから前記ＳＲＡＭセルにデータをロードすることによって、前記ＳＲＡＭセルに第１の値を記憶するステップと、
    状態を変更する前記データ入力線上の前記入力信号に応答して前記共振信号を前記第１のビット線から分離し、前記共振信号を第２のビット線に結合するステップであって、前記分離することは、前記共振信号が２進電圧として前記ＳＲＡＭセルによって判断された電圧であるときに実行されるステップと、
    前記第２のビット線を前記第２のＳＲＡＭデータ入力リードへ結合し、データを前記第２のＳＲＡＭデータ入力リードから前記ＳＲＡＭセルへロードすることによって、前記ＳＲＡＭセルに前記第１の値とは反対の第２の値を記憶するステップと、
    前記値を前記ＳＲＡＭセルに記憶する間、ＤＣ電圧を前記電力供給リードに付与するステップと、
    を含むことを特徴とする方法。
  14. 前記共振回路はＬＣ共振回路である、請求項４に記載の構造体。
  15. 前記静電容量は前記共振回路が共振できるようにする、請求項４、５及び１４のいずれか１項に記載の構造体。
  16. 前記共振出力信号が２進電圧として前記ＳＲＡＭセルによって判断された電圧であるか、その付近の電圧である場合、前記共振出力信号がまず前記ＳＲＡＭセルに付与され、それから、前記共振出力信号が、前記２進電圧として前記ＳＲＡＭセルによって判断された前記電圧であるか、その付近の電圧である場合、前記ＳＲＡＭセルから分離される、
    請求項１、２、３、４、５、１０及び１２のいずれか１項に記載の構造体。
  17. 前記静電容量は前記共振回路が共振できるようにする、請求項７、８及び９のいずれか１項に記載の方法。
  18. 前記共振信号が２進電圧として前記ＳＲＡＭセルによって判断された電圧であるか、その付近の電圧である場合、前記共振信号を前記ＳＲＡＭセルに付与し、それから、前記共振信号が、前記２進電圧として前記ＳＲＡＭセルによって判断された前記電圧であるか、その付近の電圧である場合、前記ＳＲＡＭセルから分離するステップをさらに含む、
    請求項６、７、９、１１及び１３のいずれか１項に記載の方法。
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