RU2390860C1 - Ячейка памяти ассоциативного запоминающего устройства - Google Patents

Abstract

Изобретение относится к области вычислительной техники и может быть использовано для реализации ассоциативной памяти в микропроцессорных системах и ассоциативных процессорах. Техническим результатом является уменьшение потребляемой мощности. Ячейка памяти ассоциативного запоминающего устройства содержит два КМДП инвертора, два адресных транзистора, четыре транзистора записи, два выходных транзистора, транзистор считывания и транзистор опроса. КМДП инверторы включены между шиной питания и шиной земли. Выход первого КМДП инвертора подключен к входу второго инвертора, к затвору второго выходного транзистора и через первый адресный транзистор соединен с первым узлом записи. Выход второго КМДП инвертора подключен к входу первого инвертора, к затвору первого выходного транзистора и через второй адресный транзистор соединен со вторым узлом записи. Первый и третий транзисторы записи включены между первым узлом записи и соответственно шиной питания и шиной земли. Второй и четвертый транзисторы записи включены между вторым узлом записи и соответственно шиной питания и шиной земли. Затворы первого и четвертого транзисторов записи подключены к прямой шине данных, а затворы второго и третьего транзисторов записи подключены к дополняющей шине данных, затворы адресных транзисторов подключены к адресной шине. 1 ил.

Description

Изобретение относится к области вычислительной техники и может быть использовано для реализации ассоциативной памяти в микропроцессорных системах и ассоциативных процессоров.

Известен ассоциативный запоминающий элемент на МДП транзисторах (Авторское свидетельство №708417, G11С 15/04 от 26.07.1977), содержащий два инвертора с обратными связями, десять МДП транзисторов с управлением от двух адресных и двух шин данных. Недостатком элемента является избыточное потребление мощности при записи с маскированием данных за счет тока через транзистор считывания и при записи с маскированием адреса за счет тока через транзистор опроса и ускоряющий транзистор.

Наиболее близким техническим решением к предлагаемому является ячейка ассоциативной памяти (Патент США №6181591, Fig.1, G11C 15/00, НКИ 365/49 от 30.01.2001). Это устройство, принятое за прототип, содержит два КМДП инвертора с обратными связями, два адресных и два выходных транзистора, транзистор опроса, а также две шины данных, адресную шину и шину опроса. Недостаток этого устройства - избыточное потребление мощности при считывании за счет тока через инвертор и при записи с маскированием данных за счет паразитного тока считывания через адресный транзистор и инвертор.

Технической задачей, решаемой в изобретении, является уменьшение мощности, потребляемой устройством.

Поставленная цель достигается тем, что ячейка памяти ассоциативного запоминающего устройства, содержащая два КМДП инвертора, включенных между шиной питания и шиной земли, два адресных транзистора, затворы которых подключены к адресной шине записи, первый и второй выходные транзисторы, включенные последовательно между прямой и дополняющей шинами данных, общие токовые электроды которых образуют общий узел, который соединен с затвором транзистора опроса, включенным между шиной опроса и шиной земли, выход первого КМДП инвертора подключен к затвору второго выходного транзистора и к входу второго КМДП инвертора, выход которого соединен с входом первого КМДП инвертора и с затвором первого выходного транзистора, содержит первый, второй, третий и четвертый транзисторы записи и транзистор считывания, который включен между общим узлом и шиной питания и затвор которого соединен с шиной считывания, выход первого КМДП инвертора соединен через первый адресный транзистор с первым узлом записи, а выход второго КМДП инвертора соединен через второй адресный транзистор со вторым узлом записи, первый и третий транзисторы записи включены между первым узлом записи и соответственно шиной питания и шиной земли, второй и четвертый транзисторы записи включены между вторым узлом записи и соответственно шиной питания и шиной земли, затворы первого и четвертого транзисторов записи подключены к прямой шине данных, а затворы второго и третьего транзисторов записи подключены к дополняющей шине данных.

Существенными отличительными признаками в указанной совокупности признаков является наличие четырех транзисторов записи с соответствующими связями и транзистора считывания, управляемого по затвору от шины считывания.

Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - уменьшение мощности, потребляемой устройством.

Действительно, в известном устройстве адресные транзисторы, включенные между выходами инверторов и шинами данных, выполняют функции токовых цепей как при записи, так и при и считывании. Поэтому в режиме считывания и в режиме маскирования записи по шинам данных на этих шинах необходимо формировать и поддерживать высокий потенциал. При этом от шины данных через открытый адресный транзистор протекает ток считывания, который замыкается на шину земли через открытый транзистор n-типа одного из инверторов. Требование неразрушающего считывания (сохранение состояния инверторов) выполняется при условии повышения потенциала на выходе соответствующего инвертора от нулевого до максимально допустимого - равного пороговому напряжению транзистора n-типа. Реализуется это условие, когда проводимость (ширина канала) транзистора n-типа инвертора в 3-4 раза больше, чем проводимость адресного транзистора. При этом инвертор бесполезно потребляет часть мощности, необходимой при считывании. В режиме маскирования записи по шинам данных ячейка памяти находится в режиме псевдосчитывания, поскольку при считывании и записи адресная шина общая, и за счет тока считывания вся мощность потребляется бесполезно. Второй источник избыточно потребляемой мощности в известном устройстве состоит в необходимости перезаряжать избыточную емкостную нагрузку выходов инверторов, поскольку затворы транзисторов n-типа инверторов за счет большой ширины канала создают увеличенную емкость.

В заявленном устройстве адресная шина для записи и шина считывания выполнены раздельно, а маскирование записи по шинам данных осуществляется при нулевых потенциалах на шинах данных. Поэтому ток считывания протекает только во время операции считывания при высоком потенциале на шине считывания и соответственно потребляется мощность, равная произведению тока считывания на незначительный перепад напряжения на шине данных, необходимый для срабатывания усилителя. Условие неразрушающего считывания выполняется при этом безусловным образом. При маскировании записи по шинам данных все транзисторы записи закрыты, токи не протекают и мощность не потребляется. При записи ток и соответствующая мощность потребляются только на заряд емкости нагрузки выхода инвертора, которая вдвое меньше емкости того же узла в известном устройстве, поскольку все транзисторы инверторов могут быть выполнены с минимальной шириной канала, что не влияет на другие свойства устройства.

Сверхсуммарным результатом наличия новых существенных признаков, вследствие чего отсутствуют токи псевдосчитывания, является расширение функциональных возможностей использования ячейки для построения ассоциативных матриц большой размерности с реализацией функции мультизаписи, т.е. одновременной записи по множеству адресных шин.

На чертеже приведена принципиальная схема заявляемой ячейки памяти ассоциативного запоминающего устройства с использованием МДП транзисторах n-типа.

Ячейка памяти ассоциативного запоминающего устройства содержит первый 1 и второй 2 и КМДП инверторы, первый 3 и второй 4 адресные транзисторы, первый 5, второй 6, третий 7 и четвертый 8 транзисторы записи, первый 9 и второй 10 выходные транзисторы, транзистор считывания 11, транзистор опроса 12.

КМДП инверторы 1 и 2 включены между шиной питания 13 и шиной земли 14. Выход первого КМДП инвертора 1 подключен к входу второго инвертора 2, к затвору второго выходного транзистора 10 и через первый адресный транзистор 3 соединен с первым узлом записи 15. Выход второго КМДП инвертора 2 подключен к входу первого инвертора 1, к затвору первого выходного транзистора 9 и через второй адресный транзистор 4 соединен со вторым узлом записи 16. Первый 5 и третий 7 транзисторы записи включены между первым узлом записи 15 и соответственно шиной питания 13 и шиной земли 14. Второй 6 и четвертый 8 транзисторы записи включены между вторым узлом записи 16 и соответственно шиной питания 13 и шиной земли 14.

Затворы первого 5 и четвертого 8 транзисторов записи подключены к прямой шине данных 17, а затворы второго 6 и третьего 7 транзисторов записи подключены к дополняющей шине данных 18. Затворы адресных транзисторов 3 и 4 подключены к адресной шине 19. Первый 9 и второй 10 выходные транзисторы включены между общим узлом 20 и соответственно прямой шиной данных 17 и дополняющей шиной данных 18. Транзистор опроса 12, затвор которого соединен с общим узлом 20, включен между шиной опроса 21 и шиной земли 14. Транзистор считывания 11, затвор которого соединен с шиной считывания 22, включен между общим узлом 20 и шиной питания 13.

Устройство работает следующим образом. В состоянии хранения информации выходы инверторов 1 и 2, включенных по схеме триггера, находятся в парафазном статическом состоянии, на всех шинах 17-19, 21-22 нулевые потенциалы шины земли 14 и устройство не потребляет мощность. При записи на адресную шину 19 подается единичный потенциал и адресные транзисторы 3 и 4 открываются. Одновременно при записи 1 на прямой шине данных 17 формируется также единичный потенциал. Первый 5 и четвертый 8 транзисторы записи открываются и током от шины питания 13 узловая емкость выхода первого инвертора 1 заряжается до 1, а узловая емкость выхода второго инвертора 2 разряжается до 0. При этом от источника питания (шина питания 13) потреблятся мощность на заряд емкости выхода первого инвертора 1. При записи 0 единичный потенциал формируется на дополняющей шине данных 18 и открываются второй 6 и третий 7 транзисторы записи, в результате чего на выходе первого инвертора формируется 0, а на выходе второго - 1. При маскировании записи по шинам данных (в разряде) нулевое состояние шин данных 17 и 18 не изменяется, состояние инверторов сохраняется и потребление мощности отсутствует. При адресном маскировании (в слове) адресная шина 19 сохраняет исходный нулевой потенциал, адресные транзисторы 3-4 закрыты и независимо от потенциалов на шинах данных 17-18 состояние инверторов не изменяется и мощность не потребляется.

При опросе на шине опроса 21 от предзарядового устройства формируется потенциал 1. При опросе по 1 на прямой шине данных 17 формируется единичный потенциал, а на дополняющей шине данных 18 сохраняется нулевой потенциал. Если ячейка памяти хранит 1 (выход первого инвертора 1 в состоянии 1, а выход второго в состоянии 0), на шине опроса 21 формируется результат совпадения, когда первый выходной транзистор 9 закрыт по затвору, а второй выходной транзистор 10 открыт по затвору, но потенциал общего узла 20 равен 0, т.к. этот узел через транзистор 10 связан с дополняющей шиной данных 18, находящейся под нулевым потенциалом. Транзистор опроса 12 при этом закрыт и состояние шины опроса не изменяется и соответствует 1. При этом мощность расходуется только на предзаряд емкости шины опроса. При опросе по 0 на прямой шине данных 17 сохраняется потенциал 0, а на дополняющей шине данных 18 формируется потенциал 1. Если ячейка памяти хранит 1, второй выходной транзистор 10 открыт, общий узел 20 от дополняющей шины данных 18 приобретает потенциал 1 и транзистор опроса 12 открывается, через который происходит разряд емкости шины опроса 21 до потенциала шины земли 14, что фиксируется внешним устройством. Изменение состояния шины опроса 21 в этом случае свидетельствует о несовпадении данных, хранящихся в ячейке памяти с данными опроса. При маскировании опроса на шинах данных 17-18 сохраняются исходные потенциалы 0 и независимо от данных, хранящихся в ячейке памяти, один из выходных транзисторов 9 или 10 открыт и потенциал общего узла 20 равен 0, и, следовательно, транзистор опроса 12 закрыт. Состояние шины опроса 21 при этом не изменяется, что свидетельствует о нейтральности (маскировании) данных, хранящихся в ячейке памяти по отношению к данным опроса.

Режим считывания осуществляется при наличии нулевых потенциалов на шинах данных 17-18, адресной шине 19 и шине опроса 21, когда на шину считывания 22 подается потенциал 1. Транзистор считывания 11 при этом открывается и формируется проводящая цепь между шиной питания 13 и одной из шин данных 17-18, которая состоит из транзистора считывания 11 и одного из выходных транзисторов 9-10, а именно того, который открыт по затвору с выхода соответствующего инвертора 1-2. При этом током считывания через данную транзисторную цепь заряжается емкость соответствующей шины данных 17 или 18, между которыми включен и по команде считывания активируется дифференциальный усилитель считывания. Сквозной ток считывания от шины питания к шине земли при этом также не протекает и мощность потребляется только на заряд емкости шины данных. Таким образом во всех режимах функционирования ячейки памяти мощность потребляется только от источника питания, подключенного к шине питания, и расходуется только в импульсном режиме для перезаряда емкостей внутренних узлов ячейки или шины данных. Для внешних устройств формирования единичных сигналов данная ячейка представляет собой чисто емкостную нагрузку, что позволяет строить ассоциативные матрицы большой размерности и реализовать функцию мультизаписи, т.е. одновременной записи по множеству адресных шин.

Claims (1)

1. Ячейка памяти ассоциативного запоминающего устройства, содержащая два КМДП инвертора, включенных между шиной питания и шиной земли, два адресных транзистора, затворы которых подключены к адресной шине, первый и второй выходные транзисторы, включенные последовательно между прямой и дополняющей шинами данных, общие токовые электроды которых образуют общий узел, который соединен с затвором транзистора опроса, включенным между шиной опроса и шиной земли, выход первого КМДП инвертора подключен к затвору второго выходного транзистора и к входу второго КМДП инвертора, выход которого соединен с входом первого КМДП инвертора и с затвором первого выходного транзистора, отличающаяся тем, что содержит первый, второй, третий и четвертый транзисторы записи и транзистор считывания, который включен между общим узлом и шиной питания и затвор которого соединен с шиной считывания, выход первого КМДП инвертора соединен через первый адресный транзистор с первым узлом записи, а выход второго КМДП инвертора соединен через второй адресный транзистор со вторым узлом записи, первый и третий транзисторы записи включены между первым узлом записи и соответственно шиной питания и шиной земли, второй и четвертый транзисторы записи включены между вторым узлом записи и соответственно шиной питания и шиной земли, затворы первого и четвертого транзисторов записи подключены к прямой шине данных, а затворы второго и третьего транзисторов записи подключены к дополняющей шине данных.