JP2007265464A

JP2007265464A - 半導体記憶装置

Info

Publication number: JP2007265464A
Application number: JP2006085700A
Authority: JP
Inventors: Hiroyuki Sano; 弘幸佐野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-27
Filing date: 2006-03-27
Publication date: 2007-10-11

Abstract

【課題】を提供する。
【解決手段】メモリセル１１の一対の入出力ノードＮ１，Ｎ２と一対のプレート線ＰＬ１，ＰＬ２との間にそれぞれ大容量値の容量を接続したＮＶ−ＳＲＡＭにおいて、一方の入出力ノードＮ２と、各プレート線ＰＬ１，ＰＬ２との間に小容量値の容量Ｃ１２，Ｃ１４を接続し、他方の入出力ノードＮ１と各プレート線ＰＬ１，ＰＬ２との間に強誘電体を用いた容量Ｃ１１，Ｃ１３を接続した。
【選択図】図１

Description

この発明は、ＮＶ（Non Volatile）−ＳＲＡＭに関するものである。
ＳＲＡＭの一種類として、強誘電体の容量を備えて不揮発性のメモリセルを構成したＮＶ−ＳＲＡＭがある。このＮＶ−ＳＲＡＭでは、各メモリセルに容量値の大きな容量を備えているので、その動作時の充放電電流が増大するため、消費電力が増大する。そこで、ＮＶ−ＳＲＡＭの低消費電力化が必要となっている。

図３は、従来のＮＶ−ＳＲＡＭのメモリセルを示す。メモリセル１には電源スイッチ２ａ，２ｂを介して電源ＶDD，Ｖssが供給され、入出力ノードＮ１，Ｎ２はそれぞれ転送ゲート３ａ，３ｂを介してビット線ＢＬ，バーＢＬに接続される。転送ゲート３ａ，３ｂはワード線ＷＬが選択されると、すなわちＨレベルとなると導通状態となる。

入出力ノードＮ１，Ｎ２と第一のプレート線ＰＬ１との間には、容量Ｃ１，Ｃ２が接続され、入出力ノードＮ１，Ｎ２と第二のプレート線ＰＬ２との間には、容量Ｃ３，Ｃ４が接続されている。各容量Ｃ１〜Ｃ４は、強誘電体を使用した容量値の大きい容量であり、その容量値は同一である。

このようなメモリセル１の動作を図４に従って説明する。前サイクルでノードＮ１がＨレベル、ノードＮ２がＬレベルにてｓｔｏｒｅされた場合、各容量Ｃ１〜Ｃ４の極性は同図に示すとおりとなる。そして、電源スイッチ２ａ，２ｂがオフされていると、ノードＮ１，Ｎ２の電位は不定となる。

この状態で、ノードＮ１，Ｎ２にＬレベルを書き込んだ後、ｒｅｃａｌｌ動作が開始されると、プレート線ＰＬ１がＬレベルからＨレベルに引き上げられる。すると、容量Ｃ１，Ｃ３及び容量Ｃ２，Ｃ４の極性差により、ノードＮ１，Ｎ２に電位差Ｖsigが生じる。すなわち、容量Ｃ１と容量Ｃ３との極性の相違により、容量Ｃ１の容量値は容量Ｃ３の容量値より大きくなるため、ノードＮ１の電位はプレート線ＰＬ１の電圧振幅に近い振幅で上昇する。また、容量Ｃ２と容量Ｃ４との極性の相違により、容量Ｃ２の容量値は容量Ｃ４の容量値よりも小さくなるため、ノードＮ２の電位は僅かに上昇して、電位差Ｖsigが生じる。

次いで、電源スイッチ２ａ，２ｂがオンされて、メモリセル１が活性化される。すると、メモリセル１の動作により、ノードＮ１はほぼ電源ＶDDレベルまで上昇し、ノードＮ２は電源Ｖssレベルまで下降して、メモリセル１にセル情報がラッチされる。

次いで、ワード線ＷＬがＨレベルとなると、ＳＲＡＭ動作すなわちビット線ＢＬ，バーＢＬからメモリセル１への書き込み動作あるいはメモリセル１からビット線ＢＬ，バーＢＬへの読み出し動作が行われる。

次いで、メモリセル１のセル情報を各容量Ｃ１〜Ｃ４に書き込むｓｔｏｒｅ動作が行われる。すなわち、プレート線ＰＬ１がＨレベルに立ち上げられてノードＮ１，Ｎ２のセル情報が容量Ｃ１，Ｃ２に書き込まれ、続いてプレート線ＰＬ２がＨレベルに立ち上げられてノードＮ１，Ｎ２のセル情報が容量Ｃ３，Ｃ４に書き込まれる。

この後、電源スイッチ２ａ，２ｂがオフされて、次サイクルのｒｅｃａｌｌ動作を待つ状態となる。
特許文献１には、上記のような従来例に類似する構成が開示されている。
特開２０００−２９３９８９号公報

上記のようなＮＶ−ＳＲＡＭでは、容量Ｃ１〜Ｃ４の容量値が大きいとともに、プレート線ＰＬ１，ＰＬ２には多数のメモリセル１が接続される。従って、ｒｅｃａｌｌ動作時及びｓｔｏｒｅ動作時において、プレート線ＰＬ１，ＰＬ２に流れる充放電電流が増大し、消費電力が増大するという問題点がある。

この発明の目的は、プレート線の充放電電流を削減して、低消費電力化を図り得るＮＶ−ＳＲＡＭを提供することにある。

上記目的は、メモリセルの一対の入出力ノードと一対のプレート線との間にそれぞれ大容量値の容量を接続したＮＶ−ＳＲＡＭにおいて、一方の入出力ノードと、前記各プレート線との間に小容量値の容量を接続し、他方の入出力ノードと前記各プレート線との間に強誘電体を用いた容量を接続した半導体記憶装置により達成される。

本発明によれば、プレート線の充放電電流を削減して、低消費電力化を図り得るＮＶ−ＳＲＡＭを提供することができる。

以下、この発明を具体化したＮＶ−ＳＲＡＭの一実施の形態を図１及び図２に従って説明する。
図１に示すＮＶ−ＳＲＡＭは、メモリセル１１に電源スイッチ１２ａ，１２ｂを介して電源ＶDD，Ｖssが供給される。電源スイッチ１２ａはＰチャネルＭＯＳトランジスタで構成され、電源スイッチ１２ｂはＮチャネルＭＯＳトランジスタで構成される。そして、電源供給時には、電源スイッチ１２ａのゲートにＬレベルの活性化信号が入力され、電源スイッチ１２ｂのゲートにＨレベルの活性化信号が入力されて、各電源スイッチ１２ａ，１２ｂがオンされ、メモリセル１１に電源ＶDD，Ｖssが供給される。

前記メモリセル１１のノードＮ１，Ｎ２は、それぞれ転送ゲート１３ａ，１３ｂを介してビット線ＢＬ，バーＢＬに接続される。転送ゲート１３ａ，１３ｂはＮチャネルＭＯＳトランジスタで構成され、そのゲートにワード線ＷＬが接続される。そして、ワード線ＷＬが選択されてＨレベルとなると、各ノードＮ１，Ｎ２がビット線ＢＬ，バーＢＬに接続される。

前記ノードＮ１，Ｎ２と第一のプレート線ＰＬ１との間には、容量Ｃ１１，Ｃ１２が接続され、ノードＮ１，Ｎ２と第二のプレート線ＰＬ２との間には、容量Ｃ１３，Ｃ１４が接続されている。前記容量Ｃ１１，Ｃ１３は、強誘電体を使用した大容量値の容量であり、その容量値は同一である。

前記容量Ｃ１２，Ｃ１４は、ＰチャネルＭＯＳトランジスタのソース・ドレインを接続した小容量値のゲート容量で構成される。そして、容量Ｃ１２はそのゲートがノードＮ２に接続され、ソース・ドレインがプレート線ＰＬ１に接続される。また、容量Ｃ１４はそのゲートがプレート線ＰＬ２に接続され、ソース・ドレインがノードＮ２に接続されている。ゲート容量で構成される容量Ｃ１２，Ｃ１４は、同一容量値でありかつ前記容量Ｃ１１，Ｃ１３より十分小さな容量値を備えている。

また、容量Ｃ１２，Ｃ１４のバックゲートには、前記電源スイッチ１２ａを介して高電位側電源が供給される。
次に、上記のように構成されたメモリセル１１の動作を説明する。前サイクルでノードＮ１がＨレベル、ノードＮ２がＬレベルでｓｔｏｒｅされた場合、各容量Ｃ１１，Ｃ１３の極性は同図に示すとおりとなる。そして、電源スイッチ１２ａ，１２ｂがオフされていると、ノードＮ１，Ｎ２の電位は不定となる。

この状態で、ノードＮ１，Ｎ２にＬレベルを書き込んだ後、ｒｅｃａｌｌ動作が開始されると、プレート線ＰＬ１がＬレベルからＨレベルに引き上げられる。すると、ノードＮ１，Ｎ２に電位差Ｖsigxが生じる。すなわち、ノードＮ１の電位は従来例と同様にプレート線ＰＬ１の電圧振幅に近い振幅で上昇し、ノードＮ２の電位は容量Ｃ１２，Ｃ１４の容量値が等しいため、動作により電源ＶDDと電源Ｖssの中間レベルとなって電位差Ｖsigxが生じる。

また、前サイクルでノードＮ１がＬレベル、ノードＮ２がＨレベルでｓｔｏｒｅされた場合、ｒｅｃａｌｌ動作によりノードＮ２の電位は電源ＶDDと電源Ｖssの中間レベルとなり、ノードＮ１の電位は電源Ｖssレベルから僅かに上昇したレベルとなって電位差Ｖsigxが生じる。

次いで、電源スイッチ２ａ，２ｂがオンされて、メモリセル１１が活性化される。すると、メモリセル１１の動作により、ノードＮ１はほぼ電源ＶDDレベルまで上昇し（あるいは電源Ｖssレベルまで下降し）、ノードＮ２は電源Ｖssレベルまで下降して（あるいは電源ＶDDレベルまで上昇し）、メモリセル１１にセル情報がラッチされる。

このとき、ノードＮ１，Ｎ２の低電位側レベルが電源ＶDDと電源Ｖssの中間レベルとなり、また、メモリセル１１を構成するＰチャネルＭＯＳトランジスタのバックゲートに高電位側電源を供給しているため、しきい値を調整することにより、ノードＮ２入力されるＰチャネルＭＯＳトランジスタが確実にオフするように設定する必要がある。

次いで、ワード線ＷＬがＨレベルとなると、ＳＲＡＭ動作すなわちビット線ＢＬ，バーＢＬからメモリセル１１への書き込み動作あるいはメモリセル１からビット線ＢＬ，バーＢＬへの読み出し動作が行われる。

次いで、メモリセル１１のセル情報を各容量Ｃ１１，Ｃ１３に書き込むｓｔｏｒｅ動作が行われる。すなわち、プレート線ＰＬ１がＨレベルに立ち上げられてノードＮ１のセル情報が容量Ｃ１１に書き込まれ、続いてプレート線ＰＬ２がＨレベルに立ち上げられてノードＮ１のセル情報が容量Ｃ１３に書き込まれる。

この後、電源スイッチ２ａ，２ｂがオフされて、次サイクルのｒｅｃａｌｌ動作を待つ状態となる。
上記のようなメモリセルを備えたＮＶ−ＳＲＡＭでは、次に示す作用効果を得ることができる。
（１）容量Ｃ１１〜Ｃ１４のうち、同Ｃ１２，Ｃ１４を容量値の小さいゲート容量で構成した。従って、ｒｅｃａｌｌ動作時及びｓｔｏｒｅ動作時のプレート線ＰＬ１，ＰＬ２の充放電電流を低減することができる。従って、消費電力を低減することができる。
（２）容量Ｃ１２，Ｃ１４のバックゲートに高電位側電源電圧を供給したので、ｒｅｃａｌｌ動作時にノードＮ２を高電位側電源と低電位側電源の中間レベルとすることができる。
（３）メモリセル１１を構成するＰチャネルＭＯＳトランジスタのバックゲートに高電位側電源を供給したので、ｒｅｃａｌｌ動作時にノードＮ２が中間レベルとなっても、メモリセル１１での貫通電流の発生を防止することができる。

上記実施の形態は、以下の態様で実施してもよい。
・容量Ｃ１２，Ｃ１４は、ゲート容量以外の小容量で構成してもよい。
・容量Ｃ１２，Ｃ１４は、ＮチャネルＭＯＳトランジスタのソース・ドレインを接続したゲート容量としてもよい。

一実施の形態を示す回路図である。一実施の形態の動作を示すタイミング波形図である。従来例を示す回路図である。従来例の動作を示すタイミング波形図である。

符号の説明

１１メモリセル
Ｎ１，Ｎ２入出力ノード
ＰＬ１，ＰＬ２プレート線
Ｃ１１〜Ｃ１４容量

Claims

メモリセルの一対の入出力ノードと一対のプレート線との間にそれぞれ大容量値の容量を接続したＮＶ−ＳＲＡＭにおいて、
一方の入出力ノードと、前記各プレート線との間に小容量値の容量を接続し、他方の入出力ノードと前記各プレート線との間に強誘電体を用いた容量を接続したことを特徴とする半導体記憶装置。
前記小容量値の容量はゲート容量で構成したことを特徴とする請求項１記載の半導体記憶装置。
前記ゲート容量は、ＰチャネルＭＯＳトランジスタのソース・ドレインを接続して構成し、該ＰチャネルＭＯＳトランジスタのバックゲートに高電位側電源を供給したことを特徴とする請求項２記載の半導体記憶装置。
前記メモリセルを構成するＰチャネルＭＯＳトランジスタのバックゲートを該トランジスタのソースに接続したことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。