JP2007265464A - 半導体記憶装置 - Google Patents
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Abstract
【課題】を提供する。
【解決手段】メモリセル11の一対の入出力ノードN1,N2と一対のプレート線PL1,PL2との間にそれぞれ大容量値の容量を接続したNV−SRAMにおいて、一方の入出力ノードN2と、各プレート線PL1,PL2との間に小容量値の容量C12,C14を接続し、他方の入出力ノードN1と各プレート線PL1,PL2との間に強誘電体を用いた容量C11,C13を接続した。
【選択図】図1
【解決手段】メモリセル11の一対の入出力ノードN1,N2と一対のプレート線PL1,PL2との間にそれぞれ大容量値の容量を接続したNV−SRAMにおいて、一方の入出力ノードN2と、各プレート線PL1,PL2との間に小容量値の容量C12,C14を接続し、他方の入出力ノードN1と各プレート線PL1,PL2との間に強誘電体を用いた容量C11,C13を接続した。
【選択図】図1
Description
この発明は、NV(Non Volatile)−SRAMに関するものである。
SRAMの一種類として、強誘電体の容量を備えて不揮発性のメモリセルを構成したNV−SRAMがある。このNV−SRAMでは、各メモリセルに容量値の大きな容量を備えているので、その動作時の充放電電流が増大するため、消費電力が増大する。そこで、NV−SRAMの低消費電力化が必要となっている。
SRAMの一種類として、強誘電体の容量を備えて不揮発性のメモリセルを構成したNV−SRAMがある。このNV−SRAMでは、各メモリセルに容量値の大きな容量を備えているので、その動作時の充放電電流が増大するため、消費電力が増大する。そこで、NV−SRAMの低消費電力化が必要となっている。
図3は、従来のNV−SRAMのメモリセルを示す。メモリセル1には電源スイッチ2a,2bを介して電源VDD,Vssが供給され、入出力ノードN1,N2はそれぞれ転送ゲート3a,3bを介してビット線BL,バーBLに接続される。転送ゲート3a,3bはワード線WLが選択されると、すなわちHレベルとなると導通状態となる。
入出力ノードN1,N2と第一のプレート線PL1との間には、容量C1,C2が接続され、入出力ノードN1,N2と第二のプレート線PL2との間には、容量C3,C4が接続されている。各容量C1〜C4は、強誘電体を使用した容量値の大きい容量であり、その容量値は同一である。
このようなメモリセル1の動作を図4に従って説明する。前サイクルでノードN1がHレベル、ノードN2がLレベルにてstoreされた場合、各容量C1〜C4の極性は同図に示すとおりとなる。そして、電源スイッチ2a,2bがオフされていると、ノードN1,N2の電位は不定となる。
この状態で、ノードN1,N2にLレベルを書き込んだ後、recall動作が開始されると、プレート線PL1がLレベルからHレベルに引き上げられる。すると、容量C1,C3及び容量C2,C4の極性差により、ノードN1,N2に電位差Vsigが生じる。すなわち、容量C1と容量C3との極性の相違により、容量C1の容量値は容量C3の容量値より大きくなるため、ノードN1の電位はプレート線PL1の電圧振幅に近い振幅で上昇する。また、容量C2と容量C4との極性の相違により、容量C2の容量値は容量C4の容量値よりも小さくなるため、ノードN2の電位は僅かに上昇して、電位差Vsigが生じる。
次いで、電源スイッチ2a,2bがオンされて、メモリセル1が活性化される。すると、メモリセル1の動作により、ノードN1はほぼ電源VDDレベルまで上昇し、ノードN2は電源Vssレベルまで下降して、メモリセル1にセル情報がラッチされる。
次いで、ワード線WLがHレベルとなると、SRAM動作すなわちビット線BL,バーBLからメモリセル1への書き込み動作あるいはメモリセル1からビット線BL,バーBLへの読み出し動作が行われる。
次いで、メモリセル1のセル情報を各容量C1〜C4に書き込むstore動作が行われる。すなわち、プレート線PL1がHレベルに立ち上げられてノードN1,N2のセル情報が容量C1,C2に書き込まれ、続いてプレート線PL2がHレベルに立ち上げられてノードN1,N2のセル情報が容量C3,C4に書き込まれる。
この後、電源スイッチ2a,2bがオフされて、次サイクルのrecall動作を待つ状態となる。
特許文献1には、上記のような従来例に類似する構成が開示されている。
特開2000−293989号公報
特許文献1には、上記のような従来例に類似する構成が開示されている。
上記のようなNV−SRAMでは、容量C1〜C4の容量値が大きいとともに、プレート線PL1,PL2には多数のメモリセル1が接続される。従って、recall動作時及びstore動作時において、プレート線PL1,PL2に流れる充放電電流が増大し、消費電力が増大するという問題点がある。
この発明の目的は、プレート線の充放電電流を削減して、低消費電力化を図り得るNV−SRAMを提供することにある。
上記目的は、メモリセルの一対の入出力ノードと一対のプレート線との間にそれぞれ大容量値の容量を接続したNV−SRAMにおいて、一方の入出力ノードと、前記各プレート線との間に小容量値の容量を接続し、他方の入出力ノードと前記各プレート線との間に強誘電体を用いた容量を接続した半導体記憶装置により達成される。
本発明によれば、プレート線の充放電電流を削減して、低消費電力化を図り得るNV−SRAMを提供することができる。
以下、この発明を具体化したNV−SRAMの一実施の形態を図1及び図2に従って説明する。
図1に示すNV−SRAMは、メモリセル11に電源スイッチ12a,12bを介して電源VDD,Vssが供給される。電源スイッチ12aはPチャネルMOSトランジスタで構成され、電源スイッチ12bはNチャネルMOSトランジスタで構成される。そして、電源供給時には、電源スイッチ12aのゲートにLレベルの活性化信号が入力され、電源スイッチ12bのゲートにHレベルの活性化信号が入力されて、各電源スイッチ12a,12bがオンされ、メモリセル11に電源VDD,Vssが供給される。
図1に示すNV−SRAMは、メモリセル11に電源スイッチ12a,12bを介して電源VDD,Vssが供給される。電源スイッチ12aはPチャネルMOSトランジスタで構成され、電源スイッチ12bはNチャネルMOSトランジスタで構成される。そして、電源供給時には、電源スイッチ12aのゲートにLレベルの活性化信号が入力され、電源スイッチ12bのゲートにHレベルの活性化信号が入力されて、各電源スイッチ12a,12bがオンされ、メモリセル11に電源VDD,Vssが供給される。
前記メモリセル11のノードN1,N2は、それぞれ転送ゲート13a,13bを介してビット線BL,バーBLに接続される。転送ゲート13a,13bはNチャネルMOSトランジスタで構成され、そのゲートにワード線WLが接続される。そして、ワード線WLが選択されてHレベルとなると、各ノードN1,N2がビット線BL,バーBLに接続される。
前記ノードN1,N2と第一のプレート線PL1との間には、容量C11,C12が接続され、ノードN1,N2と第二のプレート線PL2との間には、容量C13,C14が接続されている。前記容量C11,C13は、強誘電体を使用した大容量値の容量であり、その容量値は同一である。
前記容量C12,C14は、PチャネルMOSトランジスタのソース・ドレインを接続した小容量値のゲート容量で構成される。そして、容量C12はそのゲートがノードN2に接続され、ソース・ドレインがプレート線PL1に接続される。また、容量C14はそのゲートがプレート線PL2に接続され、ソース・ドレインがノードN2に接続されている。ゲート容量で構成される容量C12,C14は、同一容量値でありかつ前記容量C11,C13より十分小さな容量値を備えている。
また、容量C12,C14のバックゲートには、前記電源スイッチ12aを介して高電位側電源が供給される。
次に、上記のように構成されたメモリセル11の動作を説明する。前サイクルでノードN1がHレベル、ノードN2がLレベルでstoreされた場合、各容量C11,C13の極性は同図に示すとおりとなる。そして、電源スイッチ12a,12bがオフされていると、ノードN1,N2の電位は不定となる。
次に、上記のように構成されたメモリセル11の動作を説明する。前サイクルでノードN1がHレベル、ノードN2がLレベルでstoreされた場合、各容量C11,C13の極性は同図に示すとおりとなる。そして、電源スイッチ12a,12bがオフされていると、ノードN1,N2の電位は不定となる。
この状態で、ノードN1,N2にLレベルを書き込んだ後、recall動作が開始されると、プレート線PL1がLレベルからHレベルに引き上げられる。すると、ノードN1,N2に電位差Vsigxが生じる。すなわち、ノードN1の電位は従来例と同様にプレート線PL1の電圧振幅に近い振幅で上昇し、ノードN2の電位は容量C12,C14の容量値が等しいため、動作により電源VDDと電源Vssの中間レベルとなって電位差Vsigxが生じる。
また、前サイクルでノードN1がLレベル、ノードN2がHレベルでstoreされた場合、recall動作によりノードN2の電位は電源VDDと電源Vssの中間レベルとなり、ノードN1の電位は電源Vssレベルから僅かに上昇したレベルとなって電位差Vsigxが生じる。
次いで、電源スイッチ2a,2bがオンされて、メモリセル11が活性化される。すると、メモリセル11の動作により、ノードN1はほぼ電源VDDレベルまで上昇し(あるいは電源Vssレベルまで下降し)、ノードN2は電源Vssレベルまで下降して(あるいは電源VDDレベルまで上昇し)、メモリセル11にセル情報がラッチされる。
このとき、ノードN1,N2の低電位側レベルが電源VDDと電源Vssの中間レベルとなり、また、メモリセル11を構成するPチャネルMOSトランジスタのバックゲートに高電位側電源を供給しているため、しきい値を調整することにより、ノードN2入力されるPチャネルMOSトランジスタが確実にオフするように設定する必要がある。
次いで、ワード線WLがHレベルとなると、SRAM動作すなわちビット線BL,バーBLからメモリセル11への書き込み動作あるいはメモリセル1からビット線BL,バーBLへの読み出し動作が行われる。
次いで、メモリセル11のセル情報を各容量C11,C13に書き込むstore動作が行われる。すなわち、プレート線PL1がHレベルに立ち上げられてノードN1のセル情報が容量C11に書き込まれ、続いてプレート線PL2がHレベルに立ち上げられてノードN1のセル情報が容量C13に書き込まれる。
この後、電源スイッチ2a,2bがオフされて、次サイクルのrecall動作を待つ状態となる。
上記のようなメモリセルを備えたNV−SRAMでは、次に示す作用効果を得ることができる。
(1)容量C11〜C14のうち、同C12,C14を容量値の小さいゲート容量で構成した。従って、recall動作時及びstore動作時のプレート線PL1,PL2の充放電電流を低減することができる。従って、消費電力を低減することができる。
(2)容量C12,C14のバックゲートに高電位側電源電圧を供給したので、recall動作時にノードN2を高電位側電源と低電位側電源の中間レベルとすることができる。
(3)メモリセル11を構成するPチャネルMOSトランジスタのバックゲートに高電位側電源を供給したので、recall動作時にノードN2が中間レベルとなっても、メモリセル11での貫通電流の発生を防止することができる。
上記のようなメモリセルを備えたNV−SRAMでは、次に示す作用効果を得ることができる。
(1)容量C11〜C14のうち、同C12,C14を容量値の小さいゲート容量で構成した。従って、recall動作時及びstore動作時のプレート線PL1,PL2の充放電電流を低減することができる。従って、消費電力を低減することができる。
(2)容量C12,C14のバックゲートに高電位側電源電圧を供給したので、recall動作時にノードN2を高電位側電源と低電位側電源の中間レベルとすることができる。
(3)メモリセル11を構成するPチャネルMOSトランジスタのバックゲートに高電位側電源を供給したので、recall動作時にノードN2が中間レベルとなっても、メモリセル11での貫通電流の発生を防止することができる。
上記実施の形態は、以下の態様で実施してもよい。
・容量C12,C14は、ゲート容量以外の小容量で構成してもよい。
・容量C12,C14は、NチャネルMOSトランジスタのソース・ドレインを接続したゲート容量としてもよい。
・容量C12,C14は、ゲート容量以外の小容量で構成してもよい。
・容量C12,C14は、NチャネルMOSトランジスタのソース・ドレインを接続したゲート容量としてもよい。
11 メモリセル
N1,N2 入出力ノード
PL1,PL2 プレート線
C11〜C14 容量
N1,N2 入出力ノード
PL1,PL2 プレート線
C11〜C14 容量
Claims (4)
- メモリセルの一対の入出力ノードと一対のプレート線との間にそれぞれ大容量値の容量を接続したNV−SRAMにおいて、
一方の入出力ノードと、前記各プレート線との間に小容量値の容量を接続し、他方の入出力ノードと前記各プレート線との間に強誘電体を用いた容量を接続したことを特徴とする半導体記憶装置。 - 前記小容量値の容量はゲート容量で構成したことを特徴とする請求項1記載の半導体記憶装置。
- 前記ゲート容量は、PチャネルMOSトランジスタのソース・ドレインを接続して構成し、該PチャネルMOSトランジスタのバックゲートに高電位側電源を供給したことを特徴とする請求項2記載の半導体記憶装置。
- 前記メモリセルを構成するPチャネルMOSトランジスタのバックゲートを該トランジスタのソースに接続したことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006085700A JP2007265464A (ja) | 2006-03-27 | 2006-03-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006085700A JP2007265464A (ja) | 2006-03-27 | 2006-03-27 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007265464A true JP2007265464A (ja) | 2007-10-11 |
Family
ID=38638311
Family Applications (1)
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JP2006085700A Withdrawn JP2007265464A (ja) | 2006-03-27 | 2006-03-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2007265464A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012099165A (ja) * | 2010-10-29 | 2012-05-24 | Fujitsu Semiconductor Ltd | 強誘電体メモリおよびその動作方法 |
-
2006
- 2006-03-27 JP JP2006085700A patent/JP2007265464A/ja not_active Withdrawn
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