JP2006127737A - 不揮発性メモリ回路 - Google Patents
不揮発性メモリ回路 Download PDFInfo
- Publication number
- JP2006127737A JP2006127737A JP2005284910A JP2005284910A JP2006127737A JP 2006127737 A JP2006127737 A JP 2006127737A JP 2005284910 A JP2005284910 A JP 2005284910A JP 2005284910 A JP2005284910 A JP 2005284910A JP 2006127737 A JP2006127737 A JP 2006127737A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output terminal
- nonvolatile memory
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
Abstract
【課題】電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関し、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。
【解決手段】本発明は、不揮発性メモリ回路であって、第1又は第2のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第1の出力端子と前記第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第2のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第2のビット線との間に接続された第4スイッチとを有することを特徴とする。
【選択図】図6
【解決手段】本発明は、不揮発性メモリ回路であって、第1又は第2のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第1の出力端子と前記第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第2のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第2のビット線との間に接続された第4スイッチとを有することを特徴とする。
【選択図】図6
Description
本発明は不揮発性メモリ回路及び不揮発性メモリ装置に係り、特に、電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関する。
従来より電気的に書き込みが可能で、かつ、電源を切ってもそのデータを保持できる不揮発性メモリとしては、EEPROM、FeROM、MRAMなどがある。
図1はEEPROMのメモリセルの基本構造図、図2はEEPROMのメモリセルの回路図を示す。
EEPROMのメモリセル1は、図1に示すようにフローティングゲートと呼ばれる電気的に他から絶縁されたゲート電極2と、コントロールゲートと呼ばれる通常のMIS型トランジスタのゲート電極3が積層された構造とされている(例えば、非特許文献1参照)。なお、メモリセル1は、図2に示すようにゲート電極3はワードラインWLに接続され、ソース−ドレインはワードラインWLとプレートラインPL間に接続される。
データ書き込み時にはホットキャリア効果によって生じた電子をフローティング電極に蓄積させる。また、データ消去時にはトンネル電流によって電子をフローティング電極から除去する。
このとき、EEPROMは、メモリセルの構造が図2に示すように特殊であるために汎用ロジックの製造工程に多くの工程を追加しなければならない。また、データの保持はフローティングゲートの電気的な絶縁の良否に依存しているためにより高精度の製造工程管理が要求される。これらの原因により、EEPROMを混載したロジック集積回路はその歩留まりが安定せず、かつ、コストが高いなどの問題点があった。
なお、FeRAMやMRAMにおいても同様の課題があった。FeROMに用いられる強誘電体やMRAMに用いられる磁性体材料は、通常の半導体製造に使用されない材料であるため、FeROMやMRAMからなるメモリを混載したロジック集積回路を製造する場合には、ロジック集積回路の製造工程にメモリを形成するための工程を追加する必要がある。また、歩留まりを安定にするには大きな困難がある。
そこで、これまで汎用のロジック集積回路の製造工程で不揮発性メモリ回路を得る工夫がなされてきている。
図3は従来の不揮発性メモリ回路の一例の回路構成図を示す。
図3に示す不揮発性メモリ回路11は、トランジスタPMmn(0+)、PMmn(0-)、NMmn(0+)、NMmn(0-)によりフリップフロップ12を構成し、フリップフロップ12の第1の出力端子をトランジスタSWmn(o+)を介してビット線BL+に接続し、フリップフロップ12の第2の出力端子をトランジスタSWmn(o-)を介してビット線BL-に接続した構成とされている。不揮発性メモリ回路11はNMOSトランジスタの片側のトランジスタNMmn(o-)もしくはトランジスタNMmn(o+)にホットキャリア効果による不可逆な劣化を生じさせることにより1ビット単位の記憶を行う構成とされている(例えば、特許文献1参照)。
図3に示す不揮発性メモリ回路11は、トランジスタPMmn(0+)、PMmn(0-)、NMmn(0+)、NMmn(0-)によりフリップフロップ12を構成し、フリップフロップ12の第1の出力端子をトランジスタSWmn(o+)を介してビット線BL+に接続し、フリップフロップ12の第2の出力端子をトランジスタSWmn(o-)を介してビット線BL-に接続した構成とされている。不揮発性メモリ回路11はNMOSトランジスタの片側のトランジスタNMmn(o-)もしくはトランジスタNMmn(o+)にホットキャリア効果による不可逆な劣化を生じさせることにより1ビット単位の記憶を行う構成とされている(例えば、特許文献1参照)。
図4は従来の不揮発性メモリ回路の一例の不揮発データ書き込み時のタイミングチャートを示す。
不揮発データの書き込みを行う場合においては、図4の期間T1に示すように電源ラインSANが例えば5V、電源ラインSAPが1.5Vにバイアスされ、トランジスタNMmn(o+)、NMmn(o-)の電源ラインSANに接続された端子はドレイン端子として動作する。
不揮発データの書き込みを行う場合においては、図4の期間T1に示すように電源ラインSANが例えば5V、電源ラインSAPが1.5Vにバイアスされ、トランジスタNMmn(o+)、NMmn(o-)の電源ラインSANに接続された端子はドレイン端子として動作する。
この時、ビット線BL-の電位Vn(o−)がグラウンド電位、一方、ビット線BL+の電位Vn(o+)が1.5Vとし、ワード線WLの電位Vm(i)を1.5Vにバイアスすると、トランジスタSWmn(o+)及びトランジスタSWmn(o-)が共に導通する。その結果、トランジスタNMmn(o-)のソースドレイン間にはトランジスタNMmn(o+)のソース−ドレイン間より高電圧が印加される。また、ビット線電位Vn(o-)がグラウンド電位、一方、ビット線電位Vn(o+)が1.5Vであるため、トランジスタNMmn(o-)はオン状態となり、トランジスタNMmn(o+)はオフ状態となる。これらの作用によりトランジスタNMmn(o-)に強いホットキャリア効果を発生させ、トランジスタNMmn(o-)を劣化させることにより、不揮発記憶を行なっている。
図5は従来の不揮発性メモリ回路の一例の不揮発データ読み出し時のタイミングチャートを示す。
時刻t1で、電源ラインSAPと電源ラインSANが同電位である状態から電源ラインSAPが電源ラインSANより高電位である状態に遷移させると、フリップフロップ12の非反転出力電位V(o+)とV(o-)の不定状態から特定電位へそれぞれラッチされる。この時、トランジスタNMmn(o-)とトランジスタNMmn(o+)のアンバランスに対応したデータラッチが再現される。この場合、トランジスタNMmn(o-)がホットキャリア効果によってドレイン電流が減少しているので、フリップフロップ12の反転出力電位V(o-)をグラウンド側にプルダウンする能力がトランジスタNMmn(o+)に比べて劣る。即ち、フリップフロップ12の反転出力電位V(o-)はハイレベルにラッチされ、フリップフロップ12の非反転出力電位V(o+)はローレベルにラッチされる。
上記動作によって不揮発記憶を行なうことが可能となる。
榎本 忠儀「CMOS集積回路−入門から述要まで−」、培風館、1996年 特開平6−76582号公報
榎本 忠儀「CMOS集積回路−入門から述要まで−」、培風館、1996年
しかしながら、図3に示す不揮発性メモリ回路には以下に示すような問題点があった。トランジスタNMmn(o-)もしくはトランジスタNMmn(o+)にホットキャリア効果を発生させるためにはこれらのトランジスタのソース−ドレイン間に十分な高電圧が印加されなければならない。このため、特許文献1にも記載されているようにトランジスタNMmn(o-)とトランジスタNMmn(o+)のコンダクタンスがトランジスタSWmn(o+)とトランジスタSWmn(o-)のコンダクタンスに比べて十分小さくなるように設計しなければならない。
ところが、一方でSRAMの設計及び最適化の観点から良く知られているように、読み出し時にSRAMとして安定に動作するためには、十分なスタティック・ノイズ・マージンが確保されている必要がある。このためには、トランジスタNMmn(o-)とトランジスタNMmn(o+)のコンダクタンスがトランジスタSWmn(o+)及びトランジスタSWmn(o-)のコンダクタンスに比べて十分大きくなるように設計しなければならない。この回路設計の最適化はStatic Noise Marginと呼ばれ、例えばE.
Seevinck et al. “Static ‐Noise Margin Analysis of MOS
SRAM Cells,” IEEE Journal of Solid-state Circuits Vol.SC-22, No. 5, October
1987, pp.748-754に詳述されている。
Seevinck et al. “Static ‐Noise Margin Analysis of MOS
SRAM Cells,” IEEE Journal of Solid-state Circuits Vol.SC-22, No. 5, October
1987, pp.748-754に詳述されている。
ラッチされた電位の情報をビット線に転送する動作は、2本のビット線電位を等電位にする、ワード線WLの電位Vm(i)を1.5VにしてトランジスタSWmn(o+)とトランジスタSWmn(o-)をオン状態にさせている。ところがこの動作においてビット線BL+、BL-が等電位で、かつ、トランジスタSWmn(o+)とトランジスタSWmn(o-)が低いオン抵抗であると、フリップフロップ12の反転出力の電位V(o-)と非反転出力の電位V(o+)がビット線の電位に引っ張られて、電位V(o-)及び電位V(o+)に保持されていたラッチ状態が破壊されてしまう。即ち、再読み出しされた不揮発記憶を外部の回路へ安定に転送する事ができない現象が発生する。
以上のように、図3に示された不揮発メモリ回路ではトランジスタ設計条件が書き込み・読み出しに対して矛盾を起こすことになる。
本発明は上記の点に鑑みてなされたもので、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。
本発明は、不揮発性メモリ回路であって、第1又は第2のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第1の出力端子と前記第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第2のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第2のビット線との間に接続された第4スイッチとを有することを特徴とする。
第1及び第3スイッチは、データ書き込み時にオンされ、第2及び第4スイッチは、少なくともデータ読み出し時にオンされることを特徴とする。
さらに、本発明は、第1及び第3スイッチは、オン抵抗が第2及び第4スイッチのオン抵抗に比べて小さいことを特徴とする。
第1乃至第4スイッチは、MISトランジスタから構成されており、MISトランジスタのゲート幅とゲート長の比を制御することにより、前記第1乃至第4スイッチのオン抵抗が設定されたことを特徴とする。
第2及び第4スイッチは、データ書き込み時にもオンされることを特徴とする。
フリップフロップは、第1のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第1のNMIS型トランジスタを含む第1のCMIS型インバータと、第2のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第2のNMIS型トランジスタを含み、入力端子が第1のCMIS型インバータの出力端子に接続され、出力端子が第1のCMIS型インバータの入力端子に接続された第2のCMIS型インバータとを有することを特徴とする。
また、本発明は、不揮発性メモリ回路であって、第1乃至第4のビット線に接続され、第1乃至第4のビット線に印加される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第2のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第3のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第4のビット線との間に接続された第4スイッチとを有することを特徴とする。
第1及び第3スイッチは、データ書き込み時にオンされ、第2スイッチ及び第4スイッチは、少なくともデータ読み出し時にオンされることを特徴とする。
第1及び第3スイッチは、オン抵抗が第2及び第3スイッチのオン抵抗に比べて小さいことを特徴とする。
第1乃至第4スイッチは、MISトランジスタから構成されており、MISトランジスタのゲート幅とゲート長の比を制御することにより、第1スイッチ及び前記第3スイッチのオン抵抗及び前記第2スイッチ及び前記第4スイッチのオン抵抗が設定されたことを特徴とする。
第2及び第4スイッチは、データ書き込み時にオンされることを特徴とする。
フリップフロップは、第1のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第1のNMIS型トランジスタを含む第1のCMIS型インバータと、第2のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第2のNMIS型トランジスタを含み、入力端子が前記第1のCMIS型インバータの出力端子に接続され、出力端子が前記第1のCMIS型インバータの入力端子に接続された第2のCMIS型インバータとを有することを特徴とする。
第1及び第3のビット線は、配線幅が第2及び第4のビット線の配線幅に比べて太く形成されていることを特徴とする。
また、本発明は、不揮発性メモリ装置であって、ドライバ回路と、ドライバ回路から延出された第1及び第2のビット線と、ドライバ回路から延出されたワード線と、ドライバ回路から延出された電源線と、多数の不揮発性メモリ回路がマトリクス状に配置され、第1及び第2のビット線及びワード線並び電源線に接続されたメモリセルアレイとを有し、不揮発性メモリ回路は電源線及び第1及び第2のビット線から供給される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第2のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第2のビット線との間に接続された第4スイッチとを有することを特徴とする。
ドライバ回路は、不揮発性メモリ回路にデータを書き込むときは、電源線に高電圧を印加し、少なくとも第1スイッチをオンさせて、第1又は第2ビット線にデータに応じた電圧を印加することを特徴とする。
不揮発性メモリ装置であって、ドライバ回路と、ドライバ回路から延出された第1乃至第4のビット線と、ドライバ回路から延出されたワード線と、ドライバ回路から延出された電源線と、多数の不揮発性メモリ回路がマトリクス状に配置され、第1乃至第4のビット線及びワード線並び前記電源線に接続されたメモリセルアレイとを有し、不揮発性メモリ回路は第1乃至第4のビット線に接続され、電源線及び第1乃至第4のビット線から供給される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第2のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第3のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第4のビット線との間に接続された第4スイッチとを有することを特徴とする。
ドライバ回路は不揮発性メモリ回路にデータを書き込むときは、電源線に高電圧を印加し、少なくとも第1及び第3スイッチをオンさせて、第1及び第2のビット線にデータに応じた電圧を印加することを特徴とする。
第1及び前記第3のビット線は、配線幅が第2及び第4のビット線の配線幅に比べて太く形成されていることを特徴とする。
また、本発明は、不揮発性メモリ装置であって、ドライバ回路と、ドライバ回路から延出されたビット線と、ドライバ回路から延出されたワード線と、ドライバ回路から延出された電源線と、多数の不揮発性メモリ回路がマトリクス状に配置され、前記ビット線及び前記ワード線並び前記電源線に接続されたメモリセルアレイとを有し、不揮発性メモリ回路は、第1乃至第4のビット線に接続され、該第1乃至第4のビット線から供給される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、フリップフロップの第1の出力端子と第1のビット線との間に接続された第1スイッチと、フリップフロップの第1の出力端子と第2のビット線との間に接続された第2スイッチと、フリップフロップの第1の出力端子の出力を反転した出力を行なう第2の出力端子と第3のビット線との間に接続された第3スイッチと、フリップフロップの第2の出力端子と第4のビット線との間に接続された第4スイッチとを有することを特徴とする。
ドライバ回路は、不揮発性メモリ回路にデータを書き込むときは電源線に高電圧を印加し、少なくとも第1及び第3スイッチをオンさせて、第1及び第3のビット線にデータに応じた電圧を印加することを特徴とする。
本発明によれば、ホットキャリア効果によってメモリセルに書き込みを行なうときの最良の回路条件とメモリセルからデータを安定に読み出すための最良の回路条件を両立させることができ、また、汎用のロジック集積回路の製造工程で不揮発メモリが得られる。
〔第1実施例〕
図6は本発明の第1実施例の回路構成図を示す。同図中、図1と同一構成部分には同一符号を付す。
図6は本発明の第1実施例の回路構成図を示す。同図中、図1と同一構成部分には同一符号を付す。
本実施例の不揮発性メモリ回路100は、フリップフロップ型のメモリセル構造を持っており、フリップフロップ111及び第1スイッチ112、第2スイッチ113、第3スイッチ114、第4のスイッチ115から構成されている。
フリップフロップ111は、第1のCMISインバータ121の出力端を第2のCMISインバータ122の出力端に接続し、第2のCMISインバータ122の出力端を第1のCMISインバータ121の入力端に接続した構成とされている。
第1のCMISインバータ121は、トランジスタPMmn(o+)のソース−ドレインとトランジスタNMmn(o+)のソース−ドレインとを電源ラインSAPと電源ラインSANとの間に直列に接続した構成とされており、トランジスタPMmn(o+)のゲートとトランジスタNMmn(o+)のゲートとの接続点が入力端とされ、トランジスタPMmn(o+)のソース−ドレインとトランジスタNMmn(o+)のソース−ドレインとの接続点が出力端とされている。
第2のCMISインバータ122は、トランジスタPMmn(o-)のソース−ドレインとトランジスタNMmn(o-)のソース−ドレインとを電源ラインSAPと電源ラインSANとの間に直列に接続した構成とされており、トランジスタPMmn(o-)のゲートとトランジスタNMmn(o-)のゲートとの接続点が入力端とされ、トランジスタPMmn(o-)のソース−ドレインとトランジスタNMmn(o-)のソース−ドレインとの接続点が出力端とされている。
なお、ここでは、第1のCMISインバータの出力端をフリップフロップ111の第1の出力端子とし、第2のCMISインバータの出力端をフリップフロップ111の第2の出力端子とする。なお、第1の出力端子は第1の出力端子の出力信号を反転した信号を出力し、第2の出力端子は第1の出力端子の出力信号を反転した信号を出力する。
第1スイッチ112は、NチャネルMIS型トランジスタSWWmn(o+)より構成されている。トランジスタSWWmn(o+)は、ソース−ドレインが非反転ビット線BL+とフリップフロップ111の第1の出力端子との間に接続され、ゲートがワード線WLWに接続されている。
第2スイッチ113は、NMISトランジスタSWRmn(o+)から構成されている。NチャネルMIS型トランジスタSWRmn(o+)は、ソース−ドレインが非反転ビット線BL+とフリップフロップ111の第1の出力端子との間に接続され、ゲートがワード線WLRに接続されている。
第3スイッチ114は、NチャネルMIS型トランジスタSWWmn(o-)により構成されている。トランジスタSWWmn(o-)は、ソース−ドレインが反転ビット線BL-とフリップフロップ111の第2の出力端子との間に接続され、ゲートがワード線WLWに接続されている。
第4スイッチ115は、NチャネルMIS型トランジスタSWRmn(o-)より構成されている。NチャネルMIS型トランジスタSWRmn(o-)は、ソース−ドレインが反転ビット線BL-とフリップフロップ111の第2の出力端子との間に接続され、ゲートがワード線WLRに接続されている。
なお、WをMISトランジスタのゲート幅、LをMISトランジスタのゲート長としたとき、第1のCMISインバータ121を構成するトランジスタNMmn(o+)の(W/L)と第2スイッチ113を構成するNMISトランジスタSWRmn(o+)の(W/L)とは、2:1に設定され、第1のCMISインバータ121を構成するトランジスタNMmn(o+)の(W/L)と第1スイッチ112を構成するNMISトランジスタSWWmn(o+)の(W/L)とは、1:4.5に設定されている。
上記設定によって、トランジスタSWWmn(o+)のコンダクタンスG1+とトランジスタNMmn(o+)のコンダクタンスG2+とトランジスタSWRmn(o+)のコンダクタンスG3+は
G1+>G2+>G3+
となるように設定される。
G1+>G2+>G3+
となるように設定される。
また、第2のCMISインバータ122を構成するトランジスタNMmn(o-)、第4スイッチ115を構成するトランジスタSWRmn(o-)、第3トランジスタ114を構成するトランジスタSWWmn(o-)は、トランジスタNMmn(o+)、トランジスタSWRmn(o+)、トランジスタSWWmn(o+)と同様に設定されており、トランジスタSWW(o-)のコンダクタンスG1-はトランジスタSWWmn(o+)のコンダクタンスG1+と同じコンダクタンス、トランジスタNMmn(o-)のコンダクタンスG2-はトランジスタNMmn(o+)のコンダクタンスG2-と同じコンダクタンス、トランジスタSWR(o-)のコンダクタンスG3-はトランジスタSWR(o+)と同じコンダクタンスを持ち、
G1->G2->G3-
となるように設定されている。
G1->G2->G3-
となるように設定されている。
上記構成によって、本実施例では、トランジスタSWWmn(o+)及びトランジスタSWWmn(o-)のオン抵抗はトランジスタNMmn(o+)及びトランジスタNMmn(o-)のオン抵抗より十分低く保たれている。トランジスタSWRmn(o+)及びSWRmn(o-)のオン抵抗をトランジスタNMmn(o+)及びトランジスタNMmn(o-)のオン抵抗より十分高く保たれている。
この設定は、例えば、トランジスタSWWmn(o+)及びSWWmn(o-)のチャネル幅をトランジスタSWRmn(o+)とSWRmn(o-)のチャネル幅より小さくすること、及び、トランジスタSWWmn(o+)及びトランジスタSWWmn(o-)のチャネル長をトランジスタSWRmn(o+)及びSWRmn(o-)のチャネル幅より長くすることによって実現されている。
〔動作〕
〔不揮発データ書き込み動作〕
図7は本発明の第1実施例の不揮発データ書き込み時のタイミングチャートを示す。
〔不揮発データ書き込み動作〕
図7は本発明の第1実施例の不揮発データ書き込み時のタイミングチャートを示す。
電源ラインSANは、通常のSRAMとして動作するときは、グラウンド電位である。このため、トランジスタNMmn(o+)、NMmn(o−)の電源ラインSANに接続される端子は、ソースとして動作する。
一方、不揮発データの書き込みを行う場合においては、例えば、電源ラインSANが5V、電源ラインSAPが1.5Vにバイアスし、トランジスタNMmn(o+)、NMmn(o−)の電源ラインSANに接続される端子はドレインとして動作させる。また、ビット線BL-の電位Vn(o-)をグラウンド電位とし、ビット線BL+の電位Vn(o+)を1.5Vとする。
このとき、ワード線WLwの電位VWm(i)を1.5Vにバイアスすると、トランジスタSWWmn(o+)及びトランジスタSWWmn(o-)が同時にオンする。その結果、トランジスタNMmn(o-)のソース−ドレイン間には高電圧が印加される。また、ビット線BL-の電位Vn(o-)がグラウンド電位、ビット線BL+の電位Vn(o+)が1.5Vであるため、トランジスタNMmn(o-)はオン状態、トランジスタNMmn(o+)はオフ状態となる。
このため、トランジスタNMmn(o-)に通常動作時に比べて大きな電圧が印加され、トランジスタNMmn(o-)に強いホットキャリア効果が発生する。よって、トランジスタNMmn(o-)に不可逆的な劣化が生じる。トランジスタNMmn(o-)の不可逆的な劣化によって不揮発性記憶を行なうことができる。
なお、上記の動作の間、ワード線WLRの電位VRm(i)は0Vに保たれ、トランジスタSWRmn(o+)及びトランジスタSWRmn(o-)はオフされ、不揮発記憶の動作に関与しないように制御される。
このように、不揮発記憶書き込み時に、トランジスタNMmn(o-)にホットキャリア効果を発生させるためには、トランジスタSWWmn(o-)のオン抵抗を十分に小さくし、電源ラインSANの電位とビット線BL-の電位Vn(o-)との電位差を大きくし、トランジスタNMmn(o-)のソース−ドレイン間の電圧が十分に高くする必要がある。
このように、不揮発記憶書き込み時に、トランジスタNMmn(o-)にホットキャリア効果を発生させるためには、トランジスタSWWmn(o-)のオン抵抗を十分に小さくし、電源ラインSANの電位とビット線BL-の電位Vn(o-)との電位差を大きくし、トランジスタNMmn(o-)のソース−ドレイン間の電圧が十分に高くする必要がある。
〔読み出し動作〕
図8は本発明の第1実施例のメモリセル回路への電源投入時のタイミングチャート、図9は本発明の第1実施例のメモリセル回路からビット線へのデータ転送時のタイミングチャートを示す。
まず、図8に示すように時刻t21で、電源ラインSAPと電源ラインSANとが同電位である状態から電源ラインSAPが電源ラインSANより高電位である状態に遷移させる。電源ラインSAPが電源ラインSANより高電位である状態に遷移されることにより、フリップフロップ111の非反転出力の電位V(o+)及び反転出力の電位V(o-)が不定状態から特定電位へそれぞれラッチされる。
この時、トランジスタNMmn(o-)は不揮発記憶書き込み時にホットキャリア効果によって劣化されているので、トランジスタNMmn(o+)のドレイン電流に比べてドレイン電流が減少する。トランジスタNMmn(o-)のドレイン電流が減少すると、電位V(o-)をグラウンド側にプルダウンする能力がトランジスタNMmn(o+)に比べて低下する。このため、フリップフロップ111の反転出力電位V(o-)はハイレベルにラッチされ、非反転出力電位V(o+)はローレベルにラッチされる。
ため、トランジスタNMmn(o-)のドレイン電流とトランジスタNMmn(o+)のドレイン電流とにアンバランスが生じ、データラッチが再現される。
図8は本発明の第1実施例のメモリセル回路への電源投入時のタイミングチャート、図9は本発明の第1実施例のメモリセル回路からビット線へのデータ転送時のタイミングチャートを示す。
まず、図8に示すように時刻t21で、電源ラインSAPと電源ラインSANとが同電位である状態から電源ラインSAPが電源ラインSANより高電位である状態に遷移させる。電源ラインSAPが電源ラインSANより高電位である状態に遷移されることにより、フリップフロップ111の非反転出力の電位V(o+)及び反転出力の電位V(o-)が不定状態から特定電位へそれぞれラッチされる。
この時、トランジスタNMmn(o-)は不揮発記憶書き込み時にホットキャリア効果によって劣化されているので、トランジスタNMmn(o+)のドレイン電流に比べてドレイン電流が減少する。トランジスタNMmn(o-)のドレイン電流が減少すると、電位V(o-)をグラウンド側にプルダウンする能力がトランジスタNMmn(o+)に比べて低下する。このため、フリップフロップ111の反転出力電位V(o-)はハイレベルにラッチされ、非反転出力電位V(o+)はローレベルにラッチされる。
ため、トランジスタNMmn(o-)のドレイン電流とトランジスタNMmn(o+)のドレイン電流とにアンバランスが生じ、データラッチが再現される。
次に、フリップフロップ111の反転出力電位V(o-)と非反転出力電位V(o+)がラッチされた状態で、ビット線BL+の電位Vn(o+)及びビット線BL-の電位Vn(o-)を等電位とした後、図9に示すように時刻t31でワード線WLRの電位を1.5Vにすることにより、トランジスタSWRmn(o+)及びトランジスタSWRmn(o-)を同時に導通させる。トランジスタSWRmn(o+)及びトランジスタSWRmn(o-)を同時に導通することにより、ビット線BL+、BL-にデータが転送され、ビット線BL+の電位Vn(o+)がローレベル、ビット線BL-の電位Vn(o-)がハイレベルとなる。
なお、このとき、フリップフロップ111の反転出力電位V(o-)と非反転出力電位V(o+)に保持されていたラッチ状態が破壊されないようにするためには、トランジスタSWRmn(o+)及びSWRmn(o-)のオン抵抗をトランジスタNMmn(o+)およびNMmn(o-)のオン抵抗より十分高く保つ必要がある。
本実施例によれば、この不揮発メモリセルは書き込み時にNMIS型トランジスタに十分なソース−ドレイン間電圧を与え、対象とするNMIS型トランジスタを劣化させることができる。同時に読み出し時に十分なスタティック・ノイズ・マージンを確保できる。
〔第2実施例〕
本実施例は、第1実施例と構成は同じであり、不揮発記憶書き込みの動作が異なる。よって、構成の説明は省略する。
本実施例は、第1実施例と構成は同じであり、不揮発記憶書き込みの動作が異なる。よって、構成の説明は省略する。
図10は本発明の第2実施例の不揮発データ書き込み時のタイミングチャートを示す。
本実施例で不揮発データの書き込みを行う場合、まず、電源ラインSANに、例えば、5Vのプラス側の高電位にバイアスし、トランジスタNMmn(o+)、NMmn(o-)の電源ラインSANに接続された端子をドレイン端子として動作させる。また、ビット線BL-の電位Vn(o-)をグラウンド電位、一方、ビット線BL+の電位Vn(o+)を1.5Vにする。
本実施例で不揮発データの書き込みを行う場合、まず、電源ラインSANに、例えば、5Vのプラス側の高電位にバイアスし、トランジスタNMmn(o+)、NMmn(o-)の電源ラインSANに接続された端子をドレイン端子として動作させる。また、ビット線BL-の電位Vn(o-)をグラウンド電位、一方、ビット線BL+の電位Vn(o+)を1.5Vにする。
このとき、本実施例では、ワード線WLWの電位VWm(i)及びワード線WLRの電位VRm(i)を1.5Vにバイアスする。トランジスタSWWmn(o+)、SWWmn(o-)及びトランジスタSWRmn(o+)、SWRmn(o-)が共に導通状態となる。その結果、トランジスタNMmn(o-)のソース−ドレイン間にはトランジスタNMmn(o+)のソース−ドレイン間より高電圧が印加される。
本実施例によれば、トランジスタNMmn(o-)に、より強いホットキャリア効果が発生し、その不可逆性による不揮発記憶をより強く行なうことができ、確実に不揮発性記憶を行なえる。
〔第3実施例〕
図11は本発明の第3実施例の回路構成図を示す。同図中、図6と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の不揮発性メモリ回路200は、データ読み出し用ビット線BLR+、BLR-と不揮発記憶書き込み用ビット線BLW+、BLW-とを設け、データ読み出し用ビット線BLR+とフリップフロップ111の非反転出力との間にトランジスタSWWmn(+)のソース−ドレインを接続し、不揮発記憶書き込み用ビット線BLW+とフリップフロップ111の非反転出力との間にトランジスタSWRmn(+)のソース−ドレインを接続し、データ読み出し用ビット線BLR-とフリップフロップ111の反転出力との間にトランジスタSWWmn(-)のソース−ドレインを接続し、不揮発記憶書き込み用ビット線BLW-とフリップフロップ111の反転出力との間にトランジスタSWRmn(-)のソース−ドレインを接続した構成とされている。
図11は本発明の第3実施例の回路構成図を示す。同図中、図6と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の不揮発性メモリ回路200は、データ読み出し用ビット線BLR+、BLR-と不揮発記憶書き込み用ビット線BLW+、BLW-とを設け、データ読み出し用ビット線BLR+とフリップフロップ111の非反転出力との間にトランジスタSWWmn(+)のソース−ドレインを接続し、不揮発記憶書き込み用ビット線BLW+とフリップフロップ111の非反転出力との間にトランジスタSWRmn(+)のソース−ドレインを接続し、データ読み出し用ビット線BLR-とフリップフロップ111の反転出力との間にトランジスタSWWmn(-)のソース−ドレインを接続し、不揮発記憶書き込み用ビット線BLW-とフリップフロップ111の反転出力との間にトランジスタSWRmn(-)のソース−ドレインを接続した構成とされている。
本実施例によれば、データ読み出し用ビット線BLR+、BLR-と不揮発記憶書き込み用ビット線BLW+、BLW-とを設けることにより、データ読み出し用ビット線BLR+、BLR-の配線幅と不揮発記憶書き込み用ビット線BLW+、BLW-の配線幅を別々に設定することができる。
例えば、データ読み出し用ビット線BLR+、BLR-を細く、不揮発記憶書き込み用ビット線BLW+、BLW-を太く設定することができる。データ読み出し用ビット線BLR+、BLR-を細くすることによってビット線に寄生する容量を小さくできるため、データ読み出しを高速化することができる。また、不揮発記憶書き込み用ビット線BLW+、BLW-を太くすることによりデータ書き込み時に大電流を流すことができるため、高速、かつ、確実に不揮発データを書き込むことができる。
〔適用例〕
上記不揮発性メモリ回路は、不揮発性メモリ装置に搭載可能である。
上記不揮発性メモリ回路は、不揮発性メモリ装置に搭載可能である。
図12は本発明の不揮発性メモリ回路100を含む不揮発性メモリ装置のブロック構成図を示す。
不揮発性メモリ装置300は、入力バッファ311、出力バッファ312、カラムデコーダ313、ライトアンプ314、センスアンプ/カラムセレクタ315、モードセレクタ316、ローデコーダ317、ローシグナルドライバ318、メモリセルアレイ319を含む構成とされている。
メモリセルアレイ319は、図6或いは図11に示す不揮発性メモリ回路100、200をマトリクス状に多数、配置した構成とされている。不揮発性メモリ回路100、200のうち同じ列に配置される不揮発性メモリ回路100、200は、同じワード線に接続されている。また、不揮発性メモリ回路100、200のうち同じ行に配置される不揮発性メモリ回路100、200は、同じビット線に接続されている。
モードセレクタ316は外部からモード切替信号を受信して、受信したモード切替信号に応じてライトアンプ314、ローシグナルドライバ318などを制御して、リード動作モード、ライト動作モードなどの動作モードを切り替える。
カラムデコーダ313は、外部からカラムアドレスを受信して、ライトアンプ314、センスアンプ/カラムセレクタ315を介してカラムアドレスに応じた列の不揮発性メモリ回路100、200が動作可能にする。ローデコーダ313は、外部からローアドレス入力を受信して、ローシグナルドライバ318を介してローアドレスに応じた行の不揮発性メモリ回路100、200が動作可能にする。
入力データは、入力バッファ311を介してライトアンプ314に供給され、センスアンプ/カラムセレクタ315を介してメモリセルアレイ319に書き込まれる。また、メモリセルアレイ319に書き込まれたデータは、センスアンプ/カラムセレクタ315を介して出力バッファ312に供給され、読み出される。
図13は不揮発性メモリ装置300の要部の回路構成図を示す。
ライトアンプ314、センスアンプ/カラムセレクタ315からはカラム毎に一対のビット線BL+、BL-が延出している。ビット線BL+は不揮発性メモリ回路100の第1スイッチ112、及び第2スイッチ113を介してフリップフロップ111の第1の出力端子に接続され、ビット線BL-は不揮発性メモリ回路100の第3スイッチ114、及び第4スイッチ115を介してフリップフロップ111の第2の出力端子に接続される。なお、図11の構成の不揮発性メモリ回路100を搭載した場合には、ライトアンプ314、センスアンプ/カラムセレクタ315からはカラム毎にビット線BLW+、BLR+、BLW-、BLR-が延出している。ビット線BLW+は不揮発性メモリ回路100の第1スイッチ112を介してフリップフロップ111の第1の出力端子に接続され、ビット線BLR+は不揮発性メモリ回路100の第2スイッチ113を介してフリップフロップ111の第1の出力端子に接続され、ビット線BLW-は不揮発性メモリ回路100の第3スイッチ114を介してフリップフロップ111の第2の出力端子に接続され、ビット線BLR-は不揮発性メモリ回路100の第4スイッチ115を介してフリップフロップ111の反転入力端に接続される。
また、ローシグナルドライバ318からは、電源ラインSAP、SAN、及び、ワード線WLW、WLRが延出されている。電源ラインSAPと電源ラインSANとの間にフリップフロップ111が接続される。また、ワード線WLWは、第1スイッチ112を構成するトランジスタSWWmn(+)、及び第3スイッチ114を構成するトランジスタSWWmn(-)のゲートに接続される。ワード線WLRは、第2スイッチ113を構成するトランジスタSWRmn(+)及び第4スイッチ115を構成するSWRmn(-)のゲートに接続される。
なお、本発明は、上記実施例に限定されるものではなく、特許請求の範囲の記載を逸脱することなく種々の変形例に適応できることは言うまでもない。
100、200 不揮発性メモリ回路
111 フリップフロップ、112 第1スイッチ、113 第2スイッチ
114 第3スイッチ、115 第4のスイッチ
121 第1のCMISインバータ、122 第2のCMISインバータ
300 不揮発性メモリ装置
311 入力バッファ、312 出力バッファ、313 カラムデコーダ
314 ライトアンプ、315 センスアンプ/カラムセレクタ
316 モードセレクタ、317 ローデコーダ、318 ローシグナルドライバ
319 メモリセルアレイ
111 フリップフロップ、112 第1スイッチ、113 第2スイッチ
114 第3スイッチ、115 第4のスイッチ
121 第1のCMISインバータ、122 第2のCMISインバータ
300 不揮発性メモリ装置
311 入力バッファ、312 出力バッファ、313 カラムデコーダ
314 ライトアンプ、315 センスアンプ/カラムセレクタ
316 モードセレクタ、317 ローデコーダ、318 ローシグナルドライバ
319 メモリセルアレイ
Claims (18)
- 不揮発性メモリ回路であって、
第1又は第2のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、
前記フリップフロップの第1の出力端子と前記第1のビット線との間に接続された第1スイッチと、
前記フリップフロップの前記第1の出力端子と前記第1のビット線との間に接続された第2スイッチと、
前記フリップフロップの前記第1の出力端子の出力を反転した出力を行なう第2の出力端子と前記第2のビット線との間に接続された第3スイッチと、
前記フリップフロップの前記第2の出力端子と前記第2のビット線との間に接続された第4スイッチとを有することを特徴とする不揮発性メモリ回路。 - 前記第1及び第3スイッチは、データ書き込み時にオンされ、
前記第2及び第4スイッチは、少なくともデータ読み出し時にオンされることを特徴とする請求項1記載の不揮発性メモリ回路。 - 前記第1及び第3スイッチは、オン抵抗が前記第2及び第4スイッチのオン抵抗に比べて小さいことを特徴とする請求項2記載の不揮発性メモリ回路。
- 前記第1乃至第4スイッチは、MISトランジスタから構成されており、
前記MISトランジスタのゲート幅とゲート長の比を制御することにより、前記第1乃至第4スイッチのオン抵抗が設定されたことを特徴とする請求項3記載の不揮発性メモリ回路。 - 前記第2及び第4スイッチは、データ書き込み時にもオンされることを特徴とする請求項2記載の不揮発性メモリ回路。
- 前記フリップフロップは、第1のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第1のNMIS型トランジスタを含む第1のCMIS型インバータと、
第2のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第2のNMIS型トランジスタを含み、入力端子が前記第1のCMIS型インバータの出力端子に接続され、出力端子が前記第1のCMIS型インバータの入力端子に接続された第2のCMIS型インバータとを有することを特徴とする請求項1記載の不揮発性メモリ回路。 - 不揮発性メモリ回路であって、
第1乃至第4のビット線に接続され、該第1乃至第4のビット線に印加される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、
前記フリップフロップの第1の出力端子と第1のビット線との間に接続された第1スイッチと、
前記フリップフロップの前記第1の出力端子と第2のビット線との間に接続された第2スイッチと、
前記フリップフロップの前記第1の出力端子の出力を反転した出力を行なう第2の出力端子と第3のビット線との間に接続された第3スイッチと、
前記フリップフロップの前記第2の出力端子と第4のビット線との間に接続された第4スイッチとを有することを特徴とする不揮発性メモリ回路。 - 前記第1スイッチ及び前記第3スイッチは、データ書き込み時にオンされ、
前記第2スイッチ及び前記第4スイッチは、少なくともデータ読み出し時にオンされることを特徴とする請求項7記載の不揮発性メモリ回路。 - 前記第1及び前記第3スイッチは、オン抵抗が前記第2スイッチ及び前記第3スイッチのオン抵抗に比べて小さいことを特徴とする請求項8記載の不揮発性メモリ回路。
- 前記第1乃至第4スイッチは、MISトランジスタから構成されており、
前記MISトランジスタのゲート幅とゲート長の比を制御することにより、前記第1スイッチ及び前記第3スイッチのオン抵抗及び前記第2スイッチ及び前記第4スイッチのオン抵抗が設定されたことを特徴とする請求項9記載の不揮発性メモリ回路。 - 前記第2及び前記第4スイッチは、データ書き込み時にオンされることを特徴とする請求項8記載の不揮発性メモリ回路。
- 前記フリップフロップは、第1のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第1のNMIS型トランジスタを含む第1のCMIS型インバータと、
第2のPMIS型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第2のNMIS型トランジスタを含み、入力端子が前記第1のCMIS型インバータの出力端子に接続され、出力端子が前記第1のCMIS型インバータの入力端子に接続された第2のCMIS型インバータとを有することを特徴とする請求項7記載の不揮発性メモリ回路。 - 前記第1及び前記第3のビット線は、配線幅が前記第2及び第4のビット線の配線幅に比べて太く形成されていることを特徴とする請求項7記載の不揮発性メモリ回路。
- 不揮発性メモリ装置であって、
ドライバ回路と、
前記ドライバ回路から延出された第1及び第2のビット線と、
前記ドライバ回路から延出されたワード線と、
前記ドライバ回路から延出された電源線と、
多数の不揮発性メモリ回路がマトリクス状に配置され、前記ビット線及び前記ワード線並び前記電源線に接続されたメモリセルアレイとを有し、
前記不揮発性メモリ回路は、
前記電源線及び前記第1及び第2のビット線から供給される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、
前記フリップフロップの第1の出力端子と前記第1のビット線との間に接続された第1スイッチと、
前記フリップフロップの前記第1の出力端子と前記第1のビット線との間に接続された第2スイッチと、
前記フリップフロップの前記第1の出力端子の出力を反転した出力を行なう第2の出力端子と前記第2のビット線との間に接続された第3スイッチと、
前記フリップフロップの前記第2の出力端子と前記第2のビット線との間に接続された第4スイッチとを有することを特徴とする不揮発性メモリ装置。 - 前記ドライバ回路は、前記不揮発性メモリ回路にデータを書き込むときは、前記電源線に高電圧を印加し、少なくとも前記第1及び第3スイッチをオンさせて、前記第1及び第2のビット線にデータに応じた電圧を印加することを特徴とする請求項14記載の不揮発性メモリ装置。
- 不揮発性メモリ装置であって、
ドライバ回路と、
前記ドライバ回路から延出された第1乃至第4のビット線と、
前記ドライバ回路から延出されたワード線と、
前記ドライバ回路から延出された電源線と、
多数の不揮発性メモリ回路がマトリクス状に配置され、前記ビット線及び前記ワード線並び前記電源線に接続されたメモリセルアレイとを有し、
前記不揮発性メモリ回路は、
前記第1乃至第4のビット線に接続され、前記電源線及び前記第1乃至第4のビット線から供給される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、
前記フリップフロップの第1の出力端子と第1のビット線との間に接続された第1スイッチと、
前記フリップフロップの前記第1の出力端子と第2のビット線との間に接続された第2スイッチと、
前記フリップフロップの前記第1の出力端子の出力を反転した出力を行なう第2の出力端子と第3のビット線との間に接続された第3スイッチと、
前記フリップフロップの前記第2の出力端子と第4のビット線との間に接続された第4スイッチとを有することを特徴とする不揮発性メモリ装置。 - 前記ドライバ回路は、前記不揮発性メモリ回路にデータを書き込むときは、前記電源線に高電圧を印加し、少なくとも前記第1及び第3スイッチをオンさせて、前記第1及び第3のビット線にデータに応じた電圧を印加することを特徴とする請求項16記載の不揮発性メモリ装置。
- 前記第1及び第3のビット線は、配線幅が前記第2及び第4のビット線の配線幅に比べて太く形成されていることを特徴とする請求項16記載の不揮発性メモリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005284910A JP2006127737A (ja) | 2004-09-30 | 2005-09-29 | 不揮発性メモリ回路 |
US11/239,802 US7313021B2 (en) | 2004-09-30 | 2005-09-30 | Nonvolatile memory circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004285730 | 2004-09-30 | ||
JP2005284910A JP2006127737A (ja) | 2004-09-30 | 2005-09-29 | 不揮発性メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006127737A true JP2006127737A (ja) | 2006-05-18 |
Family
ID=36261620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005284910A Pending JP2006127737A (ja) | 2004-09-30 | 2005-09-29 | 不揮発性メモリ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7313021B2 (ja) |
JP (1) | JP2006127737A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011148898A1 (ja) * | 2010-05-24 | 2011-12-01 | 国立大学法人東京大学 | 半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法 |
US9530502B2 (en) | 2014-03-20 | 2016-12-27 | Kabushiki Kaisha Toshiba | Configuration memory storing data by injecting carriers in gate insulating layer of MISFET |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1750276B1 (en) * | 2005-07-29 | 2017-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR100763250B1 (ko) * | 2006-02-22 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
US7735046B2 (en) * | 2007-04-16 | 2010-06-08 | International Business Machines Corporation | E-fuse and method |
US7671422B2 (en) * | 2007-05-04 | 2010-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pseudo 6T SRAM cell |
JP2009020959A (ja) | 2007-07-12 | 2009-01-29 | Panasonic Corp | 半導体記憶装置 |
US7742325B2 (en) * | 2007-12-17 | 2010-06-22 | Suvolta, Inc. | Swapped-body RAM architecture |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3660827A (en) * | 1969-09-10 | 1972-05-02 | Litton Systems Inc | Bistable electrical circuit with non-volatile storage capability |
GB2091510B (en) * | 1981-01-09 | 1984-06-20 | Plessey Co Ltd | Non-volatile static ram element |
JP3474589B2 (ja) * | 1992-04-17 | 2003-12-08 | 株式会社デンソー | 相補型misトランジスタ装置 |
JPH0676582A (ja) | 1992-08-27 | 1994-03-18 | Hitachi Ltd | 半導体装置 |
TW297158B (ja) * | 1994-05-27 | 1997-02-01 | Hitachi Ltd | |
US5742557A (en) * | 1996-06-20 | 1998-04-21 | Northern Telecom Limited | Multi-port random access memory |
US5956269A (en) | 1997-11-05 | 1999-09-21 | Industrial Technology Research Institute | Non-volatile SRAM |
US6038168A (en) * | 1998-06-26 | 2000-03-14 | International Business Machines Corporation | Hot-electron programmable latch for integrated circuit fuse applications and method of programming therefor |
US6521958B1 (en) * | 1999-08-26 | 2003-02-18 | Micron Technology, Inc. | MOSFET technology for programmable address decode and correction |
JP2001160004A (ja) * | 1999-12-03 | 2001-06-12 | Denso Corp | 電子制御装置 |
JP4885365B2 (ja) * | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6262911B1 (en) * | 2000-06-22 | 2001-07-17 | International Business Machines Corporation | Method to statically balance SOI parasitic effects, and eight device SRAM cells using same |
US6473357B1 (en) * | 2000-09-29 | 2002-10-29 | Cypress Semiconductor Corporation | Bitline/dataline short scheme to improve fall-through timing in a multi-port memory |
US6473334B1 (en) * | 2001-10-31 | 2002-10-29 | Compaq Information Technologies Group, L.P. | Multi-ported SRAM cell with shared bit and word lines and separate read and write ports |
US6741517B1 (en) * | 2002-03-29 | 2004-05-25 | Mindspeed Technologies, Inc. | Four port RAM cell |
US6853587B2 (en) * | 2002-06-21 | 2005-02-08 | Micron Technology, Inc. | Vertical NROM having a storage density of 1 bit per 1F2 |
US6906962B2 (en) * | 2002-09-30 | 2005-06-14 | Agere Systems Inc. | Method for defining the initial state of static random access memory |
JP4169592B2 (ja) | 2002-12-19 | 2008-10-22 | 株式会社NSCore | Cmis型半導体不揮発記憶回路 |
US7042792B2 (en) * | 2004-01-14 | 2006-05-09 | Integrated Device Technology, Inc. | Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays |
-
2005
- 2005-09-29 JP JP2005284910A patent/JP2006127737A/ja active Pending
- 2005-09-30 US US11/239,802 patent/US7313021B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011148898A1 (ja) * | 2010-05-24 | 2011-12-01 | 国立大学法人東京大学 | 半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法 |
US9530502B2 (en) | 2014-03-20 | 2016-12-27 | Kabushiki Kaisha Toshiba | Configuration memory storing data by injecting carriers in gate insulating layer of MISFET |
Also Published As
Publication number | Publication date |
---|---|
US20060092701A1 (en) | 2006-05-04 |
US7313021B2 (en) | 2007-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7957176B2 (en) | Semiconductor memory device with improved resistance to disturbance and improved writing characteristic | |
KR101278689B1 (ko) | 불휘발성 메모리 셀 및 기억장치와 불휘발성 논리 회로 | |
JP4169592B2 (ja) | Cmis型半導体不揮発記憶回路 | |
US9171618B2 (en) | Semiconductor integrated circuit and processor | |
US4813018A (en) | Nonvolatile semiconductor memory device | |
TWI321796B (en) | Word-line driver | |
JP5035335B2 (ja) | Sram装置 | |
JP2006127737A (ja) | 不揮発性メモリ回路 | |
US7408801B2 (en) | Nonvolatile semiconductor memory device | |
JP2006059523A (ja) | メモリーセル | |
WO2010137198A1 (ja) | 半導体記憶装置 | |
US6788571B2 (en) | Thin film magnetic memory device having an access element shared by a plurality of memory cells | |
WO2008069277A1 (ja) | Sram装置 | |
JP4314085B2 (ja) | 不揮発性半導体記憶装置 | |
JP2002269969A (ja) | メモリセル、不揮発性メモリ装置、及びその制御方法 | |
US20090213664A1 (en) | Nonvolatile memory utilizing mis memory transistors with function to correct data reversal | |
TW459230B (en) | Static RAM having word line driving circuitry shared by all the memory cells provided therein | |
US7460400B1 (en) | Nonvolatile memory utilizing MIS memory transistors with bit mask function | |
US4910710A (en) | Input circuit incorporated in a semiconductor device | |
WO2010016164A1 (ja) | 半導体記憶装置 | |
US10395700B1 (en) | Integrated level translator | |
TWI757152B (zh) | 鐵電隨機存取記憶體字元線驅動器、解碼器及相關電路 | |
US6829179B2 (en) | Semiconductor storage device having substrate potential control | |
JP3850016B2 (ja) | 不揮発性半導体記憶装置 | |
JP3391266B2 (ja) | 半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090407 |