JP2001160004A

JP2001160004A - 電子制御装置

Info

Publication number: JP2001160004A
Application number: JP34481199A
Authority: JP
Inventors: Hiroharu Takeuchi; 啓晴竹内; Takayoshi Honda; 隆芳本多
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-12-03
Filing date: 1999-12-03
Publication date: 2001-06-12
Also published as: US6269032B1

Abstract

(57)【要約】【課題】同時性を要するデータの書き込みに際し、その
同時性を維持しつつメモリへの適正なデータ書き込み処
理を実施する。【解決手段】ＥＣＵ１０は大別して、マイコン２０と電
源ＩＣ３０とフィルタ回路４０とを備える。マイコン２
０は、ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３、ＳＲＡＭ
２４を備える。電源ＩＣ３０内の電圧低下検出回路３２
は、定電圧回路３１で生成される定電圧Ｖｃｃを取り込
み、その定電圧Ｖｃｃの低下を監視して電圧検出信号Ｗ
Ｉを出力する。フィルタ回路４０はＷＩ信号を取り込む
と共に、ＷＩ（Ａ）信号とＷＩ（Ｂ）信号とを生成し、
そのうちＷＩ（Ｂ）信号を、データ書き込みを制限する
信号としてＳＲＡＭ２４に出力する。ＣＰＵ２１は、Ｗ
Ｉ（Ａ），ＷＩ（Ｂ）信号が共に書き込み許可を表すも
のであれば、ＳＲＡＭ２４への書き込み開始を許可し、
同時性を要するデータ毎にデータの書き込みを実施す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、車両や車載エンジ
ンの制御等を実施するための電子制御装置に係り、特に
当該電子制御装置に設けられるスタンバイＲＡＭやＥＥ
ＰＲＯＭ等のデータ書き込み方法の改良に関する。

【０００２】

【従来の技術】この種の従来技術として、特開昭６２−
２５８１５４号公報の「データ・バックアップ装置」が
開示されている。図１１には同公報の装置の概要を示
す。図１１において、電子制御装置としてのＥＣＵ６０
は、ＣＰＵ７１及びＳＲＡＭ（スタンバイＲＡＭ）７２
を有するマイコン７０をはじめ、定電圧回路６１、電圧
低下検出回路６２、遅延回路６３、リセット回路６４、
スタンバイ電源回路６５を備える。

【０００３】図１１のＥＣＵ６０によれば、定電圧回路
６１はバッテリ電圧ＢＡＴＴから定電圧Ｖｃｃを生成す
る。電圧低下検出回路６２は、定電圧Ｖｃｃが予め設定
された電圧値よりも低下すると、ＣＰＵ７１に対して最
優先割り込みを掛け（ＮＭＩ信号をオン）、重要データ
をＳＲＡＭ７２に退避させる。また、電圧低下を検出し
た信号は遅延回路６３にも供給され、この遅延回路６３
は、所定の遅延時間が経過した時点で、リセット回路６
４よりＣＰＵ７１及びＳＲＡＭ７２にリセットをかける
（リセット信号／ＲＥＳＥＴを出力する）。

【０００４】例えば、図１２の（ａ）の如く定電圧Ｖｃ
ｃが推移する場合、時刻ｔ２１では、定電圧Ｖｃｃが電
圧低下を判定するしきい値Ｖｔｈ１を下回り、その後の
時刻ｔ２２では、定電圧ＶｃｃがＣＰＵリセットのため
のしきい値Ｖｔｈ２を下回る。この場合、上記装置によ
れば、時刻ｔ２１で最優先割り込みがかかり、図のＴＡ
期間でデータ退避のための割り込み処理が実行される。
そして、図１２（ｂ）のように、時刻ｔ２２でＳＲＡＭ
７２への書き込みが許可から禁止に移行する。これによ
り、ＣＰＵ７１がリセットされる以前に、ＣＰＵ７１内
の所定のデータは全て安全な領域に退避される。

【０００５】因みに、ＥＣＵ６０の電源部には、数多く
の容量負荷（コンデンサ）が設けられている。特に、複
雑な制御を行うＥＣＵでは複数のマイコンを持ってお
り、各マイコンの電源部にはノイズ取り用のコンデンサ
（電源用バスコン）が付くと共に、各種駆動部にもノイ
ズ取り用のコンデンサが付く。そのため、例えば電源の
遮断に伴い図１２の如く定電圧Ｖｃｃが変化する場合、
その変化は急激な立ち下がりでなく、なだらかな立ち下
がりとなる。こうして、電源の遮断時にＶｃｃが緩やか
に立ち下がるので、図１２の時刻ｔ２１〜ｔ２２間の時
間がある程度確保でき、ＳＲＡＭ７２へのデータ書き込
みが可能となる。

【０００６】ところが、上記公報の装置では、以下の問
題を有する。つまり、図１２の（ｃ）のように、定期的
な書き込み処理を行う場合、定期的な書き込み処理中に
定電圧Ｖｃｃが低下すると、その書き込み処理が中断さ
れ、図のＴＡ期間でデータ退避のための割り込み処理が
優先的に実行される。そのため、割り込み終了後に定期
的な書き込み処理に戻ると、その書き込みの途中でＳＲ
ＡＭ書き込みが禁止（制限）されることが考えられる。
この場合、ＳＲＡＭ７２内にて書き込み後のデータと書
き込み前のデータとが混在したり、誤った書き込み処理
が行われたりするおそれがあった。

【０００７】例えば、エンジンにおけるノック信号の取
り込みを開始するタイミング（ゲートオープン時間）と
取り込みを終了するタイミング（ゲートクローズ時間）
との組み合わせ等、同時性を要するデータを書き込む場
合において、書き込み後のデータと書き込み前のデータ
とが混在することで、同時性が崩れてしまうおそれがあ
った。

【０００８】また、図１２の（ｄ）のように、最優先割
り込みに伴うデータ退避処理に際し、退避する必要があ
る重要データが数多くある場合、データ退避処理に必要
な時間（図のＴＢ）が長くなる。従って、ＳＲＡＭ７２
の書き込み可能な時間内に、退避が必要な全てのデータ
をＳＲＡＭ７２に書き込むことができなくなるおそれが
あった。

【０００９】一方、他の従来技術として、実開昭６３−
８４８００号公報の「不揮発性メモリ誤書込防止回路」
を図１３にて説明する。図１３において、電子制御装置
としてのＥＣＵ８０は、ＣＰＵ９１及びＳＲＡＭ（但し
同公報では、不揮発性メモリ）９２を有するマイコン９
０をはじめ、定電圧回路８１、電圧低下検出回路８２、
リセット回路８３、スタンバイ電源回路８４を備える。

【００１０】図１３のＥＣＵ８０によれば、定電圧Ｖｃ
ｃが低下し、その旨を示す電圧検出信号ＷＩが電圧低下
検出回路８２からＣＰＵ９１に出力されると、ＳＲＡＭ
９２の書き込みが禁止される。但し、ＣＰＵ９１がＳＲ
ＡＭ９２にデータ書き込みをしていれば、その書き込み
動作を続行させ、書き込み終了を待ってＳＲＡＭ９２の
書き込みを禁止する。

【００１１】ところが、図１３の装置では、定電圧Ｖｃ
ｃが低下する時、ＳＲＡＭ９２への書き込み途中のデー
タのみ書き込み動作を続行し、書き込みが終わるとその
動作を中止する。それ故、同時性を要するデータを書き
込む場合にも、そのデータが途中までしか書き込まれ
ず、書き込み後のデータと書き込み前のデータとが混在
することで、同時性が崩れてしまうおそれがあった。

【００１２】上記の如く、同時性を要するデータについ
て同時性が崩れたり、データが誤書き込みされたりする
と、定電圧Ｖｃｃの復帰後にＳＲＡＭからデータを読み
出してエンジンの制御に使用する際、その制御性に支障
を来すおそれがあった。

【００１３】

【発明が解決しようとする課題】本発明は、上記問題に
着目してなされたものであって、その目的とするところ
は、同時性を要するデータの書き込みに際し、その同時
性を維持しつつメモリへの適正なデータ書き込み処理を
実施することができる電子制御装置を提供することであ
る。

【００１４】

【課題を解決するための手段】請求項１に記載の電子制
御装置では、電圧検出回路は、電源電圧が低下するとそ
の旨を表す電圧低下信号を出力する。信号出力回路は、
電圧検出回路より電圧低下信号を入力してから、少なく
とも同時性を要するデータ毎に区分されたデータの書き
込みが完了する時間が経過した時に書き込み禁止の旨の
信号をメモリに出力する。また、ＣＰＵは、電圧検出回
路より出力される信号が電圧低下を表すものでなく、且
つ信号出力回路より出力される信号が書き込み許可を表
すものであれば、メモリへの書き込み開始を許可し、同
時性を要するデータ毎にデータの書き込みを実施する。

【００１５】この場合、電源電圧の低下前であれば、メ
モリの書き込みを開始する条件が揃い、ＣＰＵによる書
き込みが開始される。仮に、書き込み開始の直後に電源
電圧の低下が検出されたとしても、同時性を要するデー
タの書き込みが完了した後にメモリへの書き込みが禁止
（制限）されるので、当該同時性を要するデータの書き
込みが中断されることはない。また、電源電圧の低下が
検出された以降は、メモリへの書き込み開始が許可され
ることはない。従って、従来装置とは異なり、メモリに
データが誤って書き込まれる、或いは、同時性が必要な
データについてその途中で書き込みが中断されてしま
う、といった不都合が解消され、メモリへの所望の書き
込み動作が実現できる。

【００１６】請求項２に記載の電子制御装置では、信号
出力回路は、電圧検出回路より電圧低下信号を入力した
後、所定時間が経過した時に書き込み許可から書き込み
禁止の状態に移行する第１信号と、該第１信号の状態が
移行してから、少なくとも同時性を要するデータ毎に区
分されたデータの書き込みが完了する時間が経過した時
に書き込み許可から書き込み禁止の状態に移行する第２
信号とを生成し、そのうち第２信号を、データ書き込み
を制限する信号としてメモリに出力する。また、ＣＰＵ
は、信号出力回路より出力される第１及び第２信号が共
に書き込み許可を表すものであれば、メモリへの書き込
み開始を許可し、同時性を要するデータ毎にデータの書
き込みを実施する。

【００１７】この場合、電源電圧の低下前であれば、第
１及び第２信号が共に書き込み許可を表すので、メモリ
の書き込みを開始する条件が揃い、ＣＰＵによる書き込
みが開始される。仮に、電源電圧が低下した後、第１信
号が「書き込み許可」から「書き込み禁止」の状態に移
行するまでの間に、メモリへの書き込みが開始された場
合を想定しても、同時性を要するデータの書き込みが完
了した後にメモリへの書き込みが禁止（制限）されるの
で、当該同時性を要するデータの書き込みが中断される
ことはない。また、電源電圧の低下後、第１信号が「書
き込み禁止」の状態に移行した以降は、メモリへの書き
込み開始が許可されることはない。従って、請求項１の
発明と同様に、従来装置とは異なりメモリにデータが誤
って書き込まれる、或いは、同時性が必要なデータにつ
いてその途中で書き込みが中断されてしまう、といった
不都合が解消され、メモリへの所望の書き込み動作が実
現できる。

【００１８】請求項３に記載の発明では、書き込み要求
に応じたメモリへのデータ書き込みに際し、一区分のデ
ータの書き込みが完了すると、次の区分の書き込みが開
始できるかどうかを判断し、その後、該当する書き込み
を開始するので、複数の区分のデータが書き込まれる場
合にもその一連の書き込み動作が適正に実施される。ま
た、書き込み要求に応じた一連の書き込み動作の途中で
電源電圧が低下しても、同時性を基準とする単位で書き
込み動作が中断されるので、書き込みの中断が原因で各
データの同時性が満たされなくなるといった不都合は生
じない。

【００１９】請求項４に記載の発明では、信号出力回路
は、各々異なるフィルタ定数を持つ第１のフィルタ回路
と第２のフィルタ回路とから成り、第１のフィルタ回路
は第１信号を、第２のフィルタ回路は第２信号をそれぞ
れ出力するので、タイミングの異なる２つの信号を容易
に生成することができる。

【００２０】また、本発明では、電圧検出回路が出力す
る電圧低下信号を第１のフィルタ回路に取り込んで第１
信号を生成するため、仮に電圧低下信号がノイズの影響
を受けても、そのノイズが除去されて第１信号が生成さ
れることとなる。従って、第１のフィルタ回路を通して
出力する第１信号と、第２のフィルタ回路を通して出力
する第２信号とを用いて書き込みの許可／禁止を判断す
る本発明によれば、ノイズの影響を受けることが無く、
より一層信頼性の高い電子制御装置が実現できる。

【００２１】請求項５に記載の発明では、ＣＰＵの電源
部に接続される容量負荷を設け、その容量に応じて同時
性を要するデータの単位ブロックを決定する。要する
に、例えば大型車と小型車の違い等により容量負荷（コ
ンデンサ）の数が異なると、電源遮断時等における電源
電圧の立ち下がり具合が変わり、容量負荷が多いほど立
ち下がりが緩やかになる。この場合、上記発明によれ
ば、容量負荷が多くなる大型車等では同時性を要するデ
ータの単位ブロックを大きくすることが可能となる。

【００２２】請求項６に記載の発明では、ＣＰＵは、メ
モリへの書き込みを禁止した後、リセットに伴う初期化
処理にてメモリへの書き込みを許可するので、ＣＰＵの
リセット後においてメモリへの書き込み動作を適正に再
開することができる。

【００２３】本発明の電子制御装置は、請求項７に記載
したように、電源からの給電により記憶内容を保持する
スタンバイＲＡＭ、若しくは電気的に記憶内容を消去及
び書き込みが可能な不揮発性メモリを使用する場合に特
に有用な技術であると言える。

【００２４】

【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。本実施の形態は、車両制御や車載エンジン制御の
中枢をなす電子制御装置（以下、ＥＣＵという）の改良
に関し、同ＥＣＵに内蔵されたスタンバイＲＡＭ（以
下、ＳＲＡＭという）へのデータ書き込みを好適に実施
するための技術について、以下に詳細に説明する。

【００２５】図１は、エンジンＥＣＵ１０の概略を示す
ブロック図である。ＥＣＵ１０は大別して、燃料噴射制
御や点火時期制御など各種のエンジン制御を司るマイコ
ン２０と、バッテリ電圧ＢＡＴＴを取り込む電源ＩＣ３
０と、マイコン２０と電源ＩＣ３０との間に配設される
フィルタ回路４０とを備える。

【００２６】マイコン２０は、ＣＰＵ２１、ＲＯＭ２
２、ＲＡＭ２３、ＳＲＡＭ２４を備え、ＣＰＵ２１はＲ
ＯＭ２２内に格納されている制御プログラムを実行し、
制御データ等をＲＡＭ２３に一時的に記憶する。ＳＲＡ
Ｍ２４には常に電圧Ｖｏｓが印加され、それによりＳＲ
ＡＭ２４内の記憶内容が保持される。

【００２７】また、電源ＩＣ３０は、定電圧回路３１、
電圧低下検出回路３２、リセット回路３３及びスタンバ
イ電源回路３４を備える。定電圧回路３１は、イグニッ
ションスイッチ（ＩＧＳＷ）５０を介してバッテリ電圧
ＢＡＴＴを取り込み、所定の定電圧Ｖｃｃ（例えば５
Ｖ）を生成する。定電圧回路３１とマイコン２０との間
には容量負荷としてのコンデンサ３５が接続されてお
り、このコンデンサ３５はノイズ除去等の働きをする。

【００２８】電圧低下検出回路３２は、定電圧回路３１
で生成される定電圧Ｖｃｃを取り込み、その定電圧Ｖｃ
ｃを予め設定しておいたしきい値Ｖｔｈ１（例えば４．
５Ｖ）と比較し、その結果に応じてＨレベル又はＬレベ
ルの電圧検出信号ＷＩを出力する。つまり、電圧低下検
出回路３２は、Ｖｃｃ≧Ｖｔｈ１ではＷＩ＝Ｈとし、Ｖ
ｃｃ＜Ｖｔｈ１になるとＷＩ＝Ｌとする。

【００２９】リセット回路３３は、定電圧Ｖｃｃが所定
のリセット電圧Ｖｔｈ２（例えば３．５Ｖ）まで低下し
たと電圧低下検出回路３２にて検出された時、ＣＰＵ２
１に対してリセット信号（／ＲＥＳＥＴ）を出力する。
また、スタンバイ電源回路３４は、イグニッションスイ
ッチ５０を介さずにバッテリ電圧ＢＡＴＴを入力して電
圧Ｖｏｓを生成し、その電圧ＶｏｓをＳＲＡＭ２４に印
加する。

【００３０】フィルタ回路４０は、電圧低下検出回路３
２から出力される電圧検出信号ＷＩを取り込み、そのＷ
Ｉ信号を基に、２つの書き込み許可信号ＷＩ（Ａ），Ｗ
Ｉ（Ｂ）を生成し出力する。ここで、ＷＩ（Ａ），ＷＩ
（Ｂ）＝Ｈは、書き込み許可の状態であることを示し、
ＷＩ（Ａ），ＷＩ（Ｂ）＝Ｌは、書き込み禁止の状態で
あることを示す。そして、ＷＩ信号がＨ→Ｌに、又はそ
の逆Ｌ→Ｈに変化する時、ＷＩ（Ａ），ＷＩ（Ｂ）信号
は、各々別に設定された所定のフィルタ時間だけ遅れて
それに追従する。ＷＩ（Ａ）信号はＣＰＵ２１にのみ出
力され、ＷＩ（Ｂ）信号はＣＰＵ２１とＳＲＡＭ２４と
の両方に出力される。ＳＲＡＭ２４のデータ書き込みは
ＷＩ（Ｂ）信号にて制限され、ＷＩ（Ｂ）＝Ｌの信号が
ＳＲＡＭ２４に出力されると、当該信号にてＳＲＡＭ２
４へのデータ書き込みが禁止される。

【００３１】図２は、フィルタ回路４０の構成例を示す
ブロック図である。図２において、フィルタ回路４０
は、電源ＩＣ３０（電源低下検出回路３２）からのＷＩ
信号を入力してＷＩ（Ａ）信号を出力する第１のデジタ
ルフィルタ４１と、当該第１のデジタルフィルタ４１か
らのＷＩ（Ａ）信号を入力してＷＩ（Ｂ）信号を出力す
る第２のデジタルフィルタ４２とを備える。因みに本実
施の形態では、第１のデジタルフィルタ４１が「第１の
フィルタ回路」に、第２のデジタルフィルタ４２が「第
２のフィルタ回路」に相当する。また、ＷＩ（Ａ）信号
が第１信号に、ＷＩ（Ｂ）信号が第２信号に相当する。

【００３２】ここで、第１のデジタルフィルタ４１は、
所定のサンプリング周期で入力データを２度読みして出
力データを生成する。そのため、例えばサンプリング周
期が１μｓの場合、ＷＩ（Ａ）信号は、ＷＩ信号に対し
て１〜２μｓのフィルタ時間だけ遅れた信号となる。な
お、ＷＩ（Ａ）信号は、主にＷＩ信号上のノイズ除去の
ために生成されるので、第１のデジタルフィルタ４１の
フィルタ時間（ＷＩ信号を遅らせる時間）は、ノイズ除
去の目的が達せられる程度の短い時間であればよい。

【００３３】また、第２のデジタルフィルタ４２は、同
じく所定のサンプリング周期で入力データをｎ度読みし
て出力データを生成する。ｎ度読みとは、２度，４度，
８度読みなど自由に設定できるものとする。そのため、
例えばサンプリング周期が１μｓで、当該デジタルフィ
ルタ４２が４度読みする場合、ＷＩ（Ｂ）信号は、ＷＩ
（Ａ）信号に対して３〜４μｓのフィルタ時間だけ遅れ
た信号となる。

【００３４】より詳細には、本実施の形態では、同時性
を要するデータを個々のブロックに区分し、そのブロッ
ク毎にＳＲＡＭ２４へのデータ書き込みを行う。同時性
を要するデータとは、例えば、エンジンにおけるノック
信号の取り込みを開始するタイミング（ゲートオープン
時間）と取り込みを終了するタイミング（ゲートクロー
ズ時間）との組み合わせ等であり、制御の信頼性を保つ
にはそれら各データは常に対（ペア）の状態で管理され
る必要がある。

【００３５】そこで、ＳＲＡＭ２４のデータ書き込みが
開始された時は、上記の如く区分されたデータ（同時性
を要するデータ）が一定量のブロック単位で確実に書き
込まれるよう、第２のデジタルフィルタ４２のフィルタ
時間が設定される。実際には、前記ブロック単位のデー
タ書き込みに要する書き込み時間よりも長く設定され
る。

【００３６】ＳＲＡＭ２４への書き込みデータの構成例
を図３に示す。同書き込みデータは例えば２バイトずつ
複数個のデータにて構成され、そのうち、同時性が必要
となるデータ毎に区分されている。図３では、途切れて
も良い単位で、書き込みデータがブロック１，ブロック
２，ブロック３の３つに区分されている。

【００３７】次に、上記の如く構成されるＥＣＵ１０の
作用を説明する。ここでは先ず、ＣＰＵ２１によるＳＲ
ＡＭ２４へのデータ書き込みの処理を、図４のフローチ
ャートに従い説明する。図４の処理は、所定のＳＲＡＭ
書き込み要求に応えて起動されるようになっており、実
際には、・所定の時間周期、・ＩＧＳＷのオフ時に、図示しないメインリレーが遮断
される前、等において、ＳＲＡＭ書き込み要求がコールされる。

【００３８】図４の処理が起動されると、先ずステップ
１０１では、他の割り込み処理を禁止する。その後、ス
テップ１０２では、ＷＩ（Ａ）信号がＨレベルであるか
否かを判別し、続くステップ１０３では、ＷＩ（Ｂ）信
号がＨレベルであるか否かを判別する。ＷＩ（Ａ），Ｗ
Ｉ（Ｂ）信号の何れかがＬレベルであれば、今回のＳＲ
ＡＭ書き込みを行わないこととしてそのままステップ１
０６にジャンプし、他の割り込み処理を許可した後、本
処理を終了する。

【００３９】また、ＷＩ（Ａ），ＷＩ（Ｂ）信号が何れ
もＨレベルであれば、ステップ１０４に進み、一定量毎
にＲＡＭ２３からＳＲＡＭ２４へデータの書き込みを行
う。すなわち、図３にて説明した通り、同時性を要する
データは複数のブロックに区分されており、そのブロッ
ク単位でデータをＳＲＡＭ２４に書き込む。この場合、
ＷＩ（Ａ）＝Ｈで且つＷＩ（Ｂ）＝Ｈであれば、ブロッ
ク単位のデータ書き込みの途中でＷＩ（Ｂ）信号がＬレ
ベルとなってＳＲＡＭ書き込みが禁止（制限）されるこ
とはない。それ故、ＳＲＡＭ２４への書き込みが不用意
に中断されることはない。

【００４０】その後、ステップ１０５では、必要回数の
ＳＲＡＭ書き込みが終了したか否かを判別する。すなわ
ち、その時の書き込みデータが例えば図３のブロック１
〜３であれば、書き込みの必要回数は「３」であり、３
回分のデータ書き込みが終了したか否かを判別する。ス
テップ１０５がＮＯであればステップ１０２に戻り、ス
テップ１０２〜１０５の処理を繰り返し実行する。ま
た、ステップ１０５がＹＥＳであれば、ステップ１０６
で他の割り込み処理を許可し、その後本処理を終了す
る。

【００４１】図５は、ＳＲＡＭ書き込み時の動作を示す
タイムチャートである。同図では、「書き込み要求１」
と「書き込み要求２」の２つの時期の定期的なＳＲＡＭ
書き込み処理を示し、定電圧Ｖｃｃの挙動と対応させな
がら説明する。なお、図中の△印は、フィルタ回路４０
でのサンプリング時間を示す（本実施の形態では、１μ
ｓ間隔）。

【００４２】例えば「書き込み要求１」に伴うＳＲＡＭ
書き込み時には、定電圧Ｖｃｃがしきい値Ｖｔｈ１より
も高いため（ＷＩ＝Ｈであるため）、ＷＩ（Ａ），ＷＩ
（Ｂ）が何れもＨレベルで保持されており、ＳＲＡＭ２
４へのデータ書き込みが許可される。この「書き込み要
求１」に際し、全データの書き込みが完了する。

【００４３】また、「書き込み要求２」に伴うＳＲＡＭ
書き込み時には、その開始当初はＷＩ（Ａ），ＷＩ
（Ｂ）が何れもＨレベルであるため、書き込み開始が許
可される。この「書き込み要求２」に伴うＳＲＡＭ書き
込みの途中に定電圧Ｖｃｃが低下する時の動作を、以下
に詳しく説明する。

【００４４】つまり、定電圧Ｖｃｃが低下し、時刻ｔ１
でＶｃｃ＜Ｖｔｈ１になると、ＷＩ信号がＬレベルに反
転する。また、時刻ｔ１後、ＷＩ信号を２度読みした時
刻ｔ２でＷＩ（Ａ）信号がＬレベルに反転し、更にその
後、ＷＩ（Ａ）信号を４度読みした時刻ｔ３でＷＩ
（Ｂ）信号がＬレベルに反転する。従って、時刻ｔ１〜
ｔ２の期間ではＷＩ（Ａ），ＷＩ（Ｂ）が共にＨレベル
となり、ＳＲＡＭ書き込みの開始が許可される。このと
き、同時性を基準に区分された一定量のデータ毎に書き
込みが行われ、その書き込みは、ＷＩ（Ｂ）＝Ｌになる
までに、すなわち、ＳＲＡＭ２４への書き込みが禁止さ
れるまでに終了する。それ故、同時性を要するデータの
書き込みが中断されることはなく、書き込みデータの整
合性が維持される。また、時刻ｔ２〜ｔ３の期間では、
ＷＩ（Ａ）＝Ｌ，ＷＩ（Ｂ）＝Ｈとなるため、ＳＲＡＭ
書き込みの開始が許可されない。

【００４５】なおここで、既述の通り定電圧回路３１に
はコンデンサ３５が接続されているので、仮に電源の遮
断に伴い図５の如く定電圧Ｖｃｃが変化する場合、その
変化はなだらかな立ち下がりとなる。このＶｃｃの下が
り方はコンデンサ３５の容量によって変わるため、同じ
エンジンを制御するＥＣＵでは差異は殆どなく、同時性
を要するデータの単位ブロック（塊）がＥＣＵ機種毎に
個別に設定される。例えば、大型車用ＥＣＵは、小型車
用ＥＣＵに比べマイコンの数や駆動部の数が多く、電源
に接続されるコンデンサ（容量負荷）も多くなるので、
大型車用ＥＣＵと小型車用ＥＣＵとでは電源（Ｖｃｃ）
の立ち下がり方が相違する。これに対し、大型車用ＥＣ
Ｕ同士、又は小型車用ＥＣＵ同士では相違ない。

【００４６】また、大型車では比較的複雑な制御を行う
ことが多く、小型車に比べＳＲＡＭへのデータ書き込み
量が多くなるが、先述の通り大型車の方が小型車に比べ
電源部に接続されるコンデンサが多く、電源電圧（Ｖｃ
ｃ）の立ち下がりが緩やかであるので、その分ＳＲＡＭ
への書き込み時間が余分に確保できる。それ故、同時性
を要するデータの単位ブロック（塊）を大きくすること
ができ、大型車の方が多くのデータをＳＲＡＭ２４へ書
き込むことが可能となる。

【００４７】図６は、定電圧Ｖｃｃが一旦低下し、その
後復帰するまでの様子を示したタイムチャートであり、
同図を参照してＳＲＡＭ２４の書き込み許可／禁止とな
る区間を説明する。

【００４８】図６では、時刻ｔ１１で定電圧Ｖｃｃの低
下が検出され、その時のＷＩ信号（Ｈ→Ｌ）を２度読み
する第１のデジタルフィルタ４１のフィルタ時間を経
て、時刻ｔ１２でＷＩ（Ａ）信号がＬレベルに落ちる。
また更に、ＷＩ（Ａ）信号を４度読みする第２のデジタ
ルフィルタ４２のフィルタ時間を経て、時刻ｔ１３でＷ
Ｉ（Ｂ）信号がＬレベルに落ちる。

【００４９】一方、定電圧Ｖｃｃの復帰時には、時刻ｔ
１４で定電圧Ｖｃｃの上昇が検出され、その時のＷＩ信
号（Ｌ→Ｈ）を２度読みする第１のデジタルフィルタ４
１のフィルタ時間を経て、時刻ｔ１５でＷＩ（Ａ）信号
がＨレベルに戻る。また更に、ＷＩ（Ａ）信号を４度読
みする第２のデジタルフィルタ４２のフィルタ時間を経
て、時刻ｔ１６でＷＩ（Ｂ）信号がＨレベルに戻る。

【００５０】図６では、時刻ｔ１３以前の期間と時刻ｔ
１６以降の期間がＳＲＡＭ書き込み許可の期間に相当
し、時刻ｔ１３〜ｔ１６の期間がＳＲＡＭ書き込み禁止
の期間に相当する。

【００５１】因みに、イグニッションスイッチ５０のオ
フ時（ＩＧオフ時）においては、その後のメインリレー
の遮断までにＲＡＭデータがＳＲＡＭ２４に転送される
が、ＩＧオフの直後にイグニッションスイッチ５０がオ
ンされ、スタータが駆動される場合がある。この場合、
スタータ駆動に伴い一時的にバッテリ電圧が急低下する
ことも考えられるが、その電圧低下時にも、上記の通り
一連のＳＲＡＭ書き込み処理が実施されることで、やは
り同時性を要するデータの書き込みが中断されることは
ない。

【００５２】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。（イ）フィルタ回路４０は、ＷＩ信号を入力して２つの
ＷＩ（Ａ）信号とＷＩ（Ｂ）信号とを生成し、そのうち
ＷＩ（Ｂ）信号をＳＲＡＭ２４に出力する一方、ＣＰＵ
２１は、前記ＷＩ（Ａ），ＷＩ（Ｂ）信号が共に書き込
み許可を表すものであれば、ＳＲＡＭ２４への書き込み
開始を許可する。かかる場合、従来装置とは異なりＳＲ
ＡＭ２４にデータが誤って書き込まれる、或いは、同時
性が必要なデータについてその途中で書き込みが中断さ
れてしまう、といった不都合が解消され、ＳＲＡＭ２４
への所望の書き込み動作が実現できる。

【００５３】（ロ）ＳＲＡＭ書き込みに際し、一区分の
データの書き込みが完了すると、次の区分の書き込みが
開始できるかどうかを判断し、その後、該当する書き込
みを開始するので、複数の区分のデータが書き込まれる
場合にもその一連の書き込み動作が適正に実施される。
また、書き込み要求に応じた一連の書き込み動作の途中
で電源電圧（Ｖｃｃ）が低下しても、同時性を基準とす
る単位で書き込み動作が中断されるので、書き込みの中
断が原因で各データの同時性が満たされなくなるといっ
た不都合は生じない。

【００５４】（ハ）電源部（定電圧回路３１）に接続さ
れるコンデンサ３５の容量に応じて同時性を要するデー
タの単位ブロックを決定するので、マイコンの数が多
く、コンデンサ数が多くなる大型車や高級車等では同時
性を要するデータの単位ブロックを大きくすることが可
能となる。

【００５５】（ニ）フィルタ回路４０は、各々異なるフ
ィルタ定数を持つ第１のデジタルフィルタ４１と第２の
デジタルフィルタ４２とで構成されるので、タイミング
の異なる２つのＷＩ（Ａ），ＷＩ（Ｂ）信号を容易に生
成することができる。

【００５６】（ホ）ＣＰＵ２１には、電圧低下検出回路
３２からのＷＩ信号がそのまま入力されず、フィルタ回
路４０を介してＷＩ（Ａ），ＷＩ（Ｂ）信号が入力され
るので、仮にＷＩ信号がノイズの影響を受けてもそのノ
イズが除去される。従って、ノイズの影響を受けること
が無く、より一層信頼性の高いＳＲＡＭ書き込みを実現
することができる。

【００５７】（第２の実施の形態）上記第１の実施の形
態では、図６で説明したように、定電圧Ｖｃｃの復帰時
に、ＷＩ（Ｂ）信号がＨレベルに戻った時点でＳＲＡＭ
書き込みを許可したが、本実施の形態ではこれを変更す
る。

【００５８】図７は、本実施の形態におけるＥＣＵ１０
の構成について、要部のみを抽出して示すブロック図で
ある。図７では、前記図１の構成との相違点として、Ａ
ＮＤ回路４４が設けられており、同ＡＮＤ回路４４に
は、フィルタ回路４０から出力されるＷＩ（Ｂ）信号と
ＣＰＵ２１から出力される書き込み許可フラグとが入力
される。ＳＲＡＭ２４にはＡＮＤ回路４４の出力が取り
込まれ、該出力によりＳＲＡＭ２４へのデータ書き込み
が制限される。つまり、ＷＩ（Ｂ）信号と書き込み許可
フラグとが共にＨレベルであればＳＲＡＭ書き込みが許
可され、少なくとも一方がＬレベルであればＳＲＡＭ書
き込みが禁止される。

【００５９】ここで、書き込み許可フラグは、定電圧Ｖ
ｃｃがリセット電圧Ｖｔｈ２を下回る時にＬレベルに操
作され、ＣＰＵ２１のリセットに伴う初期化処理にてＨ
レベルに操作されるフラグである。

【００６０】図８のタイムチャートを用いて本実施の形
態の動作を説明する。なお図８において、Ｖｃｃ、ＷＩ
（Ａ）及びＷＩ（Ｂ）信号の挙動は前記第１の実施の形
態に準ずるため、時刻ｔ１１〜ｔ１６の各タイミングな
ど、共通部分は前記図６をそのまま流用し、説明も省略
する。

【００６１】定電圧Ｖｃｃ（電源電圧）が低下し、時刻
ｔａでリセット電圧Ｖｔｈ２を下回ると、書き込み許可
フラグがＬレベルに操作される。因みに、時刻ｔａより
も先の時刻ｔ１３でＷＩ（Ｂ）＝Ｌとなっているため、
ＳＲＡＭ書き込みはその時点で禁止されている（ＡＮＤ
回路４４の出力＝Ｌ）。その後、定電圧Ｖｃｃの復帰に
際し、定電圧Ｖｃｃ＞Ｖｔｈ２となる時刻ｔｂでは、Ｃ
ＰＵ２１がリセットされて初期化処理が開始される。そ
して、初期化処理に伴い、時刻ｔｃでは書き込み許可フ
ラグがＨレベルに戻され（ＡＮＤ回路４４の出力＝
Ｈ）、それ以降、ＳＲＡＭ書き込みが再開できることと
なる。

【００６２】すなわち、図８の場合、時刻ｔ１３以前の
期間と時刻ｔｃ以降の期間がＳＲＡＭ書き込み許可の期
間に相当し、時刻ｔ１３〜ｔｃの期間がＳＲＡＭ書き込
み禁止の期間に相当する。本実施の形態によれば、ＣＰ
Ｕ２１のリセット後においてＳＲＡＭへの書き込み動作
を適正に再開することができるようになる。

【００６３】なお本発明は、上記以外に次の形態にて具
体化できる。フィルタ回路４０の構成を、前記図２から
図９のように変更する。つまり、電源ＩＣ３０から出力
されるＷＩ信号を、第１及び第２のデジタルフィルタ４
１，４２の両方に入力する。ここで、第１のデジタルフ
ィルタ４１は２度読みとする。また、第２のデジタルフ
ィルタ４２は、第１のデジタルフィルタ４１よりもフィ
ルタ時間が長くなることを条件に、４度，８度読みなど
自由に設定できるものとする。因みに、第１及び第２の
デジタルフィルタ４１，４２をアナログフィルタにて実
現することも可能である。

【００６４】上記各実施の形態では図１に示す通り、フ
ィルタ回路４０にてＷＩ信号からＷＩ（Ａ）信号とＷＩ
（Ｂ）信号とを生成し、それらＷＩ（Ａ），ＷＩ（Ｂ）
信号をＣＰＵ２１に出力したが、この構成を変更し、例
えば図１０の如く構成しても良い。図１０では、電源Ｉ
Ｃ３０から出力されるＷＩ信号をそのままＣＰＵ２１に
出力すると共に、同じくＷＩ信号をフィルタ回路４５に
出力する。フィルタ回路４５は、例えば前記図２におけ
る第２のデジタルフィルタ４２をそのまま流用するもの
で良く、その出力であるＷＩ（Ｂ）信号をＣＰＵ２１と
ＳＲＡＭ２４に出力する。すなわち、フィルタ回路４５
は、図２や図９における第１のデジタルフィルタ４１を
排除して構成されるものであり、ＬレベルのＷＩ信号を
入力した後、少なくとも同時性を基準に区分されたデー
タの書き込みが完了する時間が経過した時に書き込み禁
止の旨の信号をＳＲＡＭ２４に出力する。

【００６５】図１０の電子制御装置では、前記図４で説
明した「ＳＲＡＭ書き込み要求」に応じる処理の中で、
ＷＩ信号とＷＩ（Ｂ）信号が共にＨレベルであるか否か
を判別し、その条件が揃う場合にＳＲＡＭ２４への書き
込みを開始する。実際には、図４のステップ１０２の処
理を、「ＷＩ＝Ｈ？」の判別処理に変更する。

【００６６】かかる構成においても、従来装置とは異な
り、ＳＲＡＭ２４にデータが誤って書き込まれる、或い
は、同時性が必要なデータについてその途中で書き込み
が中断されてしまう、といった不都合が解消され、ＳＲ
ＡＭ２４への所望の書き込み動作が実現できる。また図
１０の構成では、デジタルフィルタが１つで構成される
ため、フィルタ回路の構成が簡素化できる。

【００６７】また更に、図１０の構成において、前記図
７のようにＡＮＤ回路を設け、ＣＰＵ２１からの書き込
み許可フラグに従いＳＲＡＭ２４の書き込み再開を指示
する構成としても良い。

【００６８】例えば図２に示す第２のデジタルフィルタ
４２では、２度，４度，８度読みなどの設定によりフィ
ルタ時間を規定するものとし、一例として４度読みする
時間でフィルタ時間を規定したが、ＳＲＡＭ２４へ書き
込むデータ内容に応じてそのフィルタ時間を可変に設定
できるようにする。つまり、同時性を基準に区分された
データ量に応じて、第２のデジタルフィルタ４２のフィ
ルタ時間を適宜変更する。この場合、ＳＲＡＭ２４への
書き込み動作が最適化できる。

【００６９】上記各実施の形態ではメモリとしてＳＲＡ
Ｍを用い、その適用例を詳細に説明したが、ＳＲＡＭに
代えて、ＥＥＰＲＯＭやフラッシュメモリ等、電気的に
記憶内容を消去及び書き込みが可能な不揮発性メモリを
用いても良い。要は、電源電圧の低下時にデータの書き
込みが制限されるメモリであれば、何れにも本発明が適
用できる。この場合にも既述の通り、同時性を要するデ
ータの書き込みに際してその同時性を維持しつつ適正な
データ書き込み処理を実施することができる。

【図面の簡単な説明】

【図１】発明の実施の形態におけるＥＣＵの概要を示す
ブロック図。

【図２】フィルタ回路の構成例を示すブロック図。

【図３】ＳＲＡＭへの書き込みデータの構成例を示す
図。

【図４】ＳＲＡＭ書き込み要求に伴う処理を示すフロー
チャート。

【図５】ＳＲＡＭへの書き込み動作を説明するためのタ
イムチャート。

【図６】ＳＲＡＭへの書き込み動作を説明するためのタ
イムチャート。

【図７】第２の実施の形態においてＥＣＵの構成の一部
を示すブロック図。

【図８】第２の実施の形態においてＳＲＡＭへの書き込
み動作を説明するためのタイムチャート。

【図９】フィルタ回路の構成例を示すブロック図。

【図１０】別の形態においてＥＣＵの構成を示すブロッ
ク図。

【図１１】従来技術のＥＣＵの構成を示すブロック図。

【図１２】従来技術の課題を説明するためのタイムチャ
ート。

【図１３】従来技術のＥＣＵの構成を示すブロック図。

【符号の説明】

１０…ＥＣＵ、２０…マイコン、２１…ＣＰＵ、２４…
ＳＲＡＭ、３０…電源ＩＣ、３２…電圧検出回路として
の電圧低下検出回路、３５…コンデンサ、４０…信号出
力回路としてのフィルタ回路、４１…第１のフィルタ回
路としての第１のデジタルフィルタ、４２…第２のフィ
ルタ回路としての第２のデジタルフィルタ、４５…信号
出力回路としてのフィルタ回路。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 3G084 DA04 EA07 EA11 EB06 FA03 5B011 DA06 EA10 GG03 JA03 5B018 GA04 LA03 LA05 MA01 NA03 QA05

Claims

【特許請求の範囲】

【請求項１】電源電圧の低下時にデータの書き込みが制
限されるメモリと、電源電圧が低下するとその旨を表す
電圧低下信号を出力する電圧検出回路とを備え、前記メ
モリに対してＣＰＵによりデータを書き込む電子制御装
置において、前記電圧検出回路より電圧低下信号を入力してから、少
なくとも同時性を要するデータ毎に区分されたデータの
書き込みが完了する時間が経過した時に書き込み禁止の
旨の信号を前記メモリに出力する信号出力回路を備え、前記ＣＰＵは、前記電圧検出回路より出力される信号が
電圧低下を表すものでなく、且つ前記信号出力回路より
出力される信号が書き込み許可を表すものであれば、前
記メモリへの書き込み開始を許可し、同時性を要するデ
ータ毎にデータの書き込みを実施することを特徴とする
電子制御装置。
【請求項２】電源電圧の低下時にデータの書き込みが制
限されるメモリと、電源電圧が低下するとその旨を表す
電圧低下信号を出力する電圧検出回路とを備え、前記メ
モリに対してＣＰＵによりデータを書き込む電子制御装
置において、前記電圧検出回路より電圧低下信号を入力した後、所定
時間が経過した時に書き込み許可から書き込み禁止の状
態に移行する第１信号と、該第１信号の状態が移行して
から、少なくとも同時性を要するデータ毎に区分された
データの書き込みが完了する時間が経過した時に書き込
み許可から書き込み禁止の状態に移行する第２信号とを
生成し、そのうち第２信号を、データ書き込みを制限す
る信号として前記メモリに出力する信号出力回路を備
え、前記ＣＰＵは、前記信号出力回路より出力される第１及
び第２信号が共に書き込み許可を表すものであれば、前
記メモリへの書き込み開始を許可し、同時性を要するデ
ータ毎にデータの書き込みを実施することを特徴とする
電子制御装置。
【請求項３】ＣＰＵは、書き込み要求に応じた前記メモ
リへのデータ書き込みに際し、一区分のデータの書き込
みが完了すると、次の区分の書き込みが開始できるかど
うかを判断し、その後、該当する書き込みを開始する請
求項１又は２に記載の電子制御装置。
【請求項４】請求項２に記載の電子制御装置において、前記信号出力回路は、各々異なるフィルタ定数を持つ第
１のフィルタ回路と第２のフィルタ回路とから成り、第
１のフィルタ回路は第１信号を、第２のフィルタ回路は
第２信号をそれぞれ出力する電子制御装置。
【請求項５】ＣＰＵの電源部に接続される容量負荷を設
け、その容量に応じて同時性を要するデータの単位ブロ
ックを決定する請求項１〜４の何れかに記載の電子制御
装置。
【請求項６】ＣＰＵは、前記メモリへの書き込みを禁止
した後、リセットに伴う初期化処理にてメモリへの書き
込みを許可する請求項１〜５の何れかに記載の電子制御
装置。
【請求項７】前記メモリは、電源からの給電により記憶
内容を保持するスタンバイＲＡＭ、若しくは電気的に記
憶内容を消去及び書き込みが可能な不揮発性メモリであ
る請求項１〜６の何れかに記載の電子制御装置。