JPH01267756A - コンピュータ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、例えば自動車用の電子的なエンジン制御シ
ステムにおいては、そのシステム電源がダウンされたと
きに、スタンバイＲＡＭの保護が効果的に実行されるよ
うにするコンピュータ制御装置に関する。

［従来の技術〕 コンピュータを用いた電子的な制御装置においては、電
源電圧の低下時に最優先割込みを実行してメモリの内容
を保護することは、極く一般的に行われている。しかし
、この制御対象が例えば自動車用のコンピュータである
場合、この技術をそのまま適用することはできない。す
なわち、自動車用の電源にあっては、通常の電源オフと
される場合と共に、瞬間的に電圧の低下が生ずるもので
あり、このような瞬間的に電圧低下の場合においても、
正常な制御動作に速やかに復帰されるようにする必要が
ある。

従来、このようなコンピュータの制御動作を実行させる
手段として、例えば特開昭６１−８６８０４号公報に示
されるような手段が考えられている。すなわち、電源の
瞬断時にこれを検出する電圧検出回路からの出力信号に
よって割込みを発生し、プログラム処理によってＲＡＭ
を待機させるようにする。そして、その後ウオッチドツ
ク回路によってリセットし、待機していたＲＡＭを復帰
させるようする。

しかし、このような手段にあっては、電源の瞬断を検出
した後プログラム処理によってＲＡＭ待機を行なうもの
であるため、急激な電源ダウンのる。また、電源瞬断に
よってプログラムが暴走したような場合には、ＲＡＭの
待機処理が実行されることが保証されず、ＲＡＭに：！
１書込みが発生する。

電子制御装置を構成するコンピュータのＣＰＵが暴走し
た場合には、このコンピュータに設定されるＲＡＭの特
定される領域に設定されるスタンバイＲＡＭに、誤った
書込みが行われる。このようなスタンバイＲＡＭに対す
る誤った書込みを防止するために、上記したようにスタ
ンバイＲＡＭの書込みを禁止させるような処理が行われ
る。

すなわち、システム電源が特定される電圧より低下する
ダウン状態となったときに、スタンバイＲＡＭに対する
データの書込みを禁止し、ＲＡＭの保護を行なうように
する。

しかし、実際にシステム電源の瞬間的な遮断時において
は、上記のようなリセット信号が発生せず、ＣＰＵが暴
走したまま再びシステム電源が復帰する。このような状
態となった場合、ＣＰＵ内のウオッチドツク機能によっ
て、リセット信号が発生されるまでの間に、スタンバイ
ＲＡＭに対する誤書込みが発生する。

［発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、シス
テム電源が設定された電圧値より低下した状態でスタン
バイＲＡＭに対する書込みが禁止されるようにすると共
に、特にこの書込み禁止状態から書込み許可状態に復帰
する場合、システム電源の電圧条件のみならず、このＲ
ＡＭの設定される制御システムのプログラムが正常に作
動していることが確認され、特にＣＰＵの暴走によって
スタンバイＲＡＭに誤書込みが防止された状態でのみ書
込み許可され、常に正常なシステム制御が保証されるよ
うにするコンピュータ制御装置を提供しようとするもの
である。

［課題を解決するための手段］ この発明に係るコンピュータ制御装置にあつは、システ
ム電源電圧の検出手段によって、電源電圧が設定電圧よ
り低下した状態でスタンバイＲＡＭに書込み禁止指令が
与えられるようにすると共に、上記システム電源が復帰
し、且つウオッチドツク手段によりウオッチドツククリ
ア信号が発生された状態で、上記スタンバイＲＡＭに書
込み許可が与えられるようにする。

［作用］ 上記のように構成されたコンピュータ制御装置にあって
は、システム電源がダウンしたような状態では、スタン
バイＲＡＭの書込みが禁止されるようになるものである
が、このシステム電源の電圧が正常値に復帰した後であ
っても、ＣＰＵのプログラム動作が正常に行われず、ウ
オッチドツククリアが発生されない状態では、スタンバ
イＲＡＭに書込み許可が与えられない。したがって、例
えばＣＰＵの暴走によって、スタンバイＲＡＭに誤った
書込みが行われることが確実に防止されるようになる。

［発明の実施例コ 以下、図面を参照してこの発明の一実施例を説明する。

第１図は、例えばエンジン制御用のコンピュータ制御装
置のＣＰＵ１１部分を取出して示しているもので、この
ＣＰＵＩＩは演算処理装置１２（内部レジスタを含む）
　、ＲＯＭ１３、ＲＡＭ１４、およびｌ１０１５より構
成されるもので、これらの要素の相互間はパスライン１
６によって結ばれている。このＣＰＵＩＩには、さらに
パスライン１６に結ばれるようにしてウオッチドツク回
路１７が内蔵されるものであり、このウオッチドツク回
路１７からの指令を受けるようにしてスタンバイ制御回
路１８が内蔵設定される。

このスタンバイ制御回路１８は、上記ウオッチドツク回
路１７と、このＣＰＵＩＩの外部に設定されるシステム
電源電圧の検出回路１９からの検出信号に基づき、ＲＡ
Ｍ１４の特定される領域に設定されるスタンバイＲＡ　
Ｍ　１４１に対するデータの書込みの許可あるいは禁止
を制御するようになる。

システム電源電圧検出回路１９にあっては、システム電
源のダウンを検出するもので、システム電源電圧が所定
の設定電圧より低下した状態で検出信号を発生する。ま
た、ウオッチドツク検出回路１７は、プログラムが正常
に作動されていることを確認するものであり、特定され
るレジスタに特定データを書込むことによって、ウオッ
チドツククリア信号を発生し、ウオッチドツクカウンタ
をクリアさせるように構成されている。そして、特定さ
れる期間の間、ウオッチドツクカウンタがクリアされな
い状態となったとき、オア回路２ｏを介してＣＰＵＩＩ
に内蔵されるリセット回路２１にリセット指令が出力さ
れるようにしている。ここで、上記オア回路２０にはシ
ステム電源電圧検出回路１９からの検出信号も供給し、
システム電源電圧が設定電圧より低下したときに、リセ
ット回路２１に指令が与えられるようにしている。

第２図は上記のような制御装置の、特にスタンバイＲＡ
　Ｍ　１４１のの書込み制御部の構成を示しているもの
で、スタンバイ制御回路１８は１対のノア（ＮＯＲ）回
路１８１および１８２を備える。このノア回路１８１お
よび１８２は、それぞれ一方の入力に他方のノア回路の
出力が結合されるようになっているもので、ノア回路１
８１からの出力信号が、スタンバイＲＡ　Ｍ　１４１に
書込み許可の指令として供給されるようにしている。す
なわち、ノア回路１８１の出力がハイレベル（Ｈ）の状
態で、スタンバイＲＡ　Ｍ　１４１に書込み許可が与え
られる。そして、ノア回路１８１の出力がローレベル（
Ｌ）のときは、スタンバイＲＡ　Ｍ　１４１に書込み禁
止とされる。

上記ノア回路１８１には、システム′ＥｒＳ源電圧検出
回路１９からの検出信号が、インバータ１８３で反転し
て供給される。検出回路１９では、システム電源が設定
される電圧値より低下したときにローレベルとなる検出
信号を発生するもので、システム電源電圧が低下した状
態で、ノア回路１８１にハイレベルの信号が供給される
ようになる。またノア回路１８２にはアンド回路１８４
からの出力信号が供給される。このアンド回路１８４に
は、システム電源電圧検出回路１９からの検出信号と共
に、ウオッチドツク回路１７からのウオッチドツククリ
ア信号を供給する。

ウオッチドツク検出回路１７からのウオッチドツククリ
ア信号は、ウオッチドックタイマ−１７１に供給し、ウ
オッチドツククリア信号が特定される期間発生されない
ときには、タイマー１７１からの出力信号が発生され、
オア回路２０に供給されるようにする。このオア回路２
０には、前述したようにシステム電源電圧検出回路１９
からの検出信号も供給し、オア回路２０からの出力信号
は、リセット回路２１にリセット指令として供給される
。

上記のような装置において、システム電源電圧検出回路
１９からの検出信号のみによってリセット動作が実行さ
れる場合には、第３図で示されるようになる。この動作
例では、まずシステム電源電圧が低下した状態でスタン
バイＲＡ　Ｍ　１４１が書込み禁止とされるものである
が、このとき電源電圧がリセットレベルまで達しないた
め、リセットは発生されない場合を示している。

すなわち、システム電源電圧が低下して、時刻ｔｌにこ
の電圧が第１の設定電圧ｖｌ以下となったことを、シス
テム電源電圧検出回路１９が検出すると、その検出信号
Ａがローレベルとなる。スタンバイ制御回路１８は、こ
の信号Ａがローレベルとなる立下がりに同期して、その
出力であるスタンバイＲＡ　Ｍ　１４１の書込み制御信
号りをローレベルとし、その書込みを禁止する。

そして、システム電源電圧がリセット発生電圧とされる
第２の設定電圧ｖ２以下まで低下することなく復帰し、
その電圧が第１の設定電圧より高い第３の設定電圧７３
以上となった時刻ｔ２に、検出信号Ａがハイレベルとな
る。そして、スタンバイ制御回路１８は検出信号Ａがハ
イレベルとなりウオッチドックタイマ−のクリア信号Ｃ
が発生するタイミングｔ２’　に、スタンバイＲＡＭ書
込み指令信号りがハイレベルとされ、スタンバイＲＡ　
Ｍ　１４１に対する書込みが許可されるようになる。

また、システム電源電圧が時刻ｔ３で再び第１の設定電
圧ｖ１より低下すると、前記場合と同様に電圧の電圧ｖ
ｌよりの立下がりに同期して、スタンバイ書込み制御信
号りがローレベルとなって、スタンバイＲＡ　Ｍ　１４
１に対する書込みが禁止される。そして、システム電源
電圧がさらに低下して、時刻ｔ４に第２の設定電圧ｖ２
より低下すると、システム電源電圧検出回路１９はＣＰ
ＵＩＩに対してリセット信号Ｂを発生する。そして、こ
のリセット信号りが立上がりＣＰＵＩＩが正常動作とさ
れた状態で、スタンバイＲＡ　Ｍ　１４１の書込みが許
可されるようになる。

しかし、システム電源電圧が第１の設定電圧ｖｌ以下と
なり、第２の設定電圧７２以上の状態から第３の設定電
圧ｖ３を越えて上昇するように復帰するようになって、
その間にＣＰＵＩＩが暴走状態となった場合には、スタ
ンバイＲＡ　Ｍ　１４１に対する誤書込みを防止する必
要がある。

第４図はこのような場合の例を説明するもので、時刻ｔ
１にシステム電源電圧Ａが第１の設定電圧ｖ１以下にな
ると、これがシステム電源電圧検出回路１９で検出され
る。そして、この電Ｒ電圧の立下がりに同期して、スタ
ンバイＲＡＭ書込み制御信号りがローレベルとなり、ス
タンバイＲＡ　Ｍ　１４１の書込みが禁止される。

そして電源電圧が復帰し、時刻ｔ２に第３の設定電圧７
３以上になると、検出信号Ａがハイレベルとなる。

しかし、このときＣＰＵＩＩが暴走状態となっていると
すると、ウオッチドックタイマ−１７１のクリア信号Ｃ
は発生されず、したがってアンド回路１８４からの出力
信号はハイレベルとされないため、スタンバイＲＡＭ書
込み制御信号りはハイレベルトならず、ローレベルに保
たれて、書込み禁止状態が継続される。

このようなＣＰＵＩＩの暴走状態が継続し、ウオッチド
ツククリア信号が発生されない状態が続くと、ウオッチ
ドックタイマ−１７１から出力信号が発生し、時刻ｔ３
にシステムリセットＢが発生して、リセット回路２１が
リセット動作をするようになる。そして、時刻ｔ４にリ
セットが解除されると、ＣＰＵＩＩが正常動作状態とな
ると同時に、スタンバイＲＡ　Ｍ　１４１に対する書込
みも許可される。

ここで、もしスタンバイ制御回路１Ｂにおいて、システ
ム電源電圧検出回路１９で電源電圧が第３の設定電圧ｖ
３を越えて上昇したタイミングｔ２で、スタンバイＲＡ
Ｍ１４１１：書込み許可を与えたとすると、時刻ｔ３で
リセットが発生されるまでの間に、ＣＰＵＩＩの暴走に
よりスタンバイＲＡ　Ｍ　１４１に誤書込みが発生する
。

システム電源電圧が第２の設定電圧ｖ２を越えて低下す
るような状態となった場合は、第２の設定電圧ｖ２より
低下する電圧の立下がりに同期してリセット動作が行わ
れる。￥ｉ電源電圧復帰しても一定時間このリセット状
態が保持され、その後イニシャルスタートされるように
なる。したがって、この場合はスタンバイＲＡ　Ｍ　１
４１に対する誤書込みの問題はない。したがって、スタ
ンバイＲＡ　Ｍ　１４１の書込み許可を、リセット後の
イニシャルスタートに限るものとすれば、スタンバイＲ
ＡＭに対する誤書込みの問題もないと考えられるが、ス
タンバイＲＡＭが書込み禁止となった状態でリセットが
発生されないと、イニシャルスタートが存在せず、永久
にスタンバイＲＡＭの書込みは許可とならない。

スタンバイＲＡＭの書込み禁止レベルと、リセット発生
レベルとを同一電圧レベルとすれば、上記のような問題
はないが、この場合はリセット発生レベルをＣＰＵ動作
電圧範囲内としなければならず、最低動作電圧の引き上
げを行なわなければならない。

したがって、実施例で示したようにした制御装置におい
ては、ＣＰＵＩＩが暴走状態となった状態では、スタン
バイＲＡＭの書込みが許可されることがなく、スタンバ
イＲＡ　Ｍ　１４１に対する誤書込みが確実に防止され
るものであり、またリセット発生レベルを低い値に設定
できるものであるため、エンジン制御システムのような
低電圧動作の要求されるシステムにおいて、スタンバイ
ＲＡＭの誤書込みの問題が効果的に解決される。

［発明の効果］ 以上のようにこの発明に係るコンピュータ制御装置によ
れば、スタンバイＲＡＭが電源電圧のダウンにより禁止
状態となった後において、再び書込み許可の状態とする
には、システム電源電圧が正常に復帰しているのみなら
ず、プログラムが正常に動作していることが確認される
ことが必要となる。したがって、電源電圧の低下によっ
てＣＰＵが暴走状態となったような場合には、確実にス
タンバイＲＡＭに対する書込みが禁止され、ＣＰＵが正
常に動作しているときにのみ書込み許可されて、この制
御装置が信頼性をもって使用され、例えばエンジンの電
子的な制御の信頼性が向上される。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るコンピュータ制御装
置を説明する構成図、第２図は上記実施例装置のスタン
バイＲＡＭの制御部の構成を説明する図、第３図および
第４図はそれぞれスタンバイＲＡＭの制御状態を説明す
る信号波形図である。 １１・・・ＣＰＵ、１２・・・演算制御装置、１３・・
・ＲＯＭ。 １４・・・ＲＡＭ、１４１・・・スタンバイＲＡＭ、１
７・・・ウオッチドツク回路、１８・・・スタンバイ制
御回路、１９・・・システム電源電圧検出回路、２１・
・・リセット回路。 出願人代理人　　弁理士　鈴江武彦 第１　図 第２　図

Claims (1)

1. 【特許請求の範囲】 　電子制御用コンピュータに設定されるＲＡＭに、領域
   を特定して設定されるスタンバイＲＡＭと、 上記制御用コンピュータのシステム電源電圧が、特定さ
   れる電圧値より低下したことを検出する電圧検出手段と
   、 上記コンピュータのプログラムが正常動作したことを確
   認し、ウオッチドッククリア信号を発生するウオッチド
   ック手段と、 上記電圧検出手段からのシステム電源電圧低下に伴う検
   出信号により上記スタンバイＲＡＭの書込みを禁止し、
   上記システム電源電圧が正常であり且つ上記ウオッチド
   ッククリア信号が発生された状態でスタンバイＲＡＭに
   書込み許可を出すスタンバイＲＡＭ制御手段と、 上記電圧検出手段でシステム電源電圧が上記特定される
   電圧値よりさらに低下した状態、あるいは上記ウオッチ
   ドック手段で特定される期間ウオッチドッククリア信号
   が発生されない状態で動作されるリセット手段と、 を具備したことを特徴とするコンピュータ制御装置。