JPS58166269A - 調節計の電源異常対策回路 - Google Patents
調節計の電源異常対策回路Info
- Publication number
- JPS58166269A JPS58166269A JP4951482A JP4951482A JPS58166269A JP S58166269 A JPS58166269 A JP S58166269A JP 4951482 A JP4951482 A JP 4951482A JP 4951482 A JP4951482 A JP 4951482A JP S58166269 A JPS58166269 A JP S58166269A
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- JP
- Japan
- Prior art keywords
- circuit
- power supply
- signal
- controller
- processor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプロセス制御に使用される調節計の電源異常
対策回路に関する。
対策回路に関する。
近年、プロセス制御においてマイクロコンピュータＩＣ
等のプロセッサやメモリを内蔵した調節計がよく使用さ
れている。従来このようなプロセッサ内蔵の調節計にお
いては電源が完全に断された状態で電源が回復すると回
復時点でプロセッサにリセットがかかシ、正常に再起動
させるようになっている。しかしながら、動作中瞬停等
電源に異常が生じ電源のレベルが低下して完全断になら
ないまま正常に復帰する場合はそのまま動作を継続する
ので電源レベルがプロセッサＩＣの動作保証下限レベル
よりも低くなる場合にはプロセッサ内で誤動作を生じる
ことがあった。また、この誤動作を避けるために電源電
圧が所定レベル以下になるとこれを検知しプロセッサの
動作を停止させることが考えられるが、従来の調節針に
おいては電源完全断後俸電源復帰時のみリセットをかけ
リセットを条件に正常動作させるようにしているので、
電源電圧の所定レベルを越える低下でプロセッサの動作
が停止されれば電源が正常は回復してもプロセッサは停
止したままであり、オペレータが手動で再起動をかけて
やる必要がある。しかしこれでは瞬停等でプロセッサの
動作が停止するといちいち再起動をかける必要があり面
倒である」二。
等のプロセッサやメモリを内蔵した調節計がよく使用さ
れている。従来このようなプロセッサ内蔵の調節計にお
いては電源が完全に断された状態で電源が回復すると回
復時点でプロセッサにリセットがかかシ、正常に再起動
させるようになっている。しかしながら、動作中瞬停等
電源に異常が生じ電源のレベルが低下して完全断になら
ないまま正常に復帰する場合はそのまま動作を継続する
ので電源レベルがプロセッサＩＣの動作保証下限レベル
よりも低くなる場合にはプロセッサ内で誤動作を生じる
ことがあった。また、この誤動作を避けるために電源電
圧が所定レベル以下になるとこれを検知しプロセッサの
動作を停止させることが考えられるが、従来の調節針に
おいては電源完全断後俸電源復帰時のみリセットをかけ
リセットを条件に正常動作させるようにしているので、
電源電圧の所定レベルを越える低下でプロセッサの動作
が停止されれば電源が正常は回復してもプロセッサは停
止したままであり、オペレータが手動で再起動をかけて
やる必要がある。しかしこれでは瞬停等でプロセッサの
動作が停止するといちいち再起動をかける必要があり面
倒である」二。
瞬停でプロセッサ動作が停止すると再起動をかけるまで
プロセッサの機能が停止していることになシ高精度が要
求されるフィールドで使用できない。
プロセッサの機能が停止していることになシ高精度が要
求されるフィールドで使用できない。
この発明の目的は上記した間頭点を解消し瞬停等電源異
常が生じても誤動作を生じない、しかも完全電源断以外
の電源異常でも電源が回復すれば自動的に再起動される
調節計の電源異常検知回路を提供するにある。
常が生じても誤動作を生じない、しかも完全電源断以外
の電源異常でも電源が回復すれば自動的に再起動される
調節計の電源異常検知回路を提供するにある。
以上の目的を達成するためにこの発明の調節計の電源異
常対策回路は、電源電圧が所定レベル以下になったこと
を検知して異常信号を発生するとともに、電源電圧が所
定レベル以上に復帰するとリセット信号を発生する電源
異常検知手段を備え。
常対策回路は、電源電圧が所定レベル以下になったこと
を検知して異常信号を発生するとともに、電源電圧が所
定レベル以上に復帰するとリセット信号を発生する電源
異常検知手段を備え。
前記異常信号でメモリへのアクセスを禁止するとともに
プロセッサをホールト（停止）シ、前記リセット信号で
プロセッサにリセットをかけるようにしている。
プロセッサをホールト（停止）シ、前記リセット信号で
プロセッサにリセットをかけるようにしている。
以下１図面に示す実施例によシこの発明の詳細な説明す
る。
る。
第１図はこの発明の一実施例を示す調節計の電源異常対
策回路の回路ブロック図である。同図において回路電源
電圧ｖ１は電源異常検知回路１゜Ｃ−ＭＯＳ−ＲＡＭで
構成されるメモリ回路２．マイクロコンピュータ３及び
並列Ｉ１０回路等他のロジック回路４に供給される。回
路電源電圧ｖ１は。
策回路の回路ブロック図である。同図において回路電源
電圧ｖ１は電源異常検知回路１゜Ｃ−ＭＯＳ−ＲＡＭで
構成されるメモリ回路２．マイクロコンピュータ３及び
並列Ｉ１０回路等他のロジック回路４に供給される。回
路電源電圧ｖ１は。
図示外の電源回路から供給されるが、電源回路の入力電
圧が断しても一定時間ホールドされるようになっている
。
圧が断しても一定時間ホールドされるようになっている
。
電源異常検知回路１は回路電源電圧ｖ１が一定レベル（
動作保証下限レベ／Ｉ／ＶＬ）以下になるとこれを検知
して異常信号ＰＦを発生し、メモリ回路２に加えるとと
もにマイクロコンピュータ６の最優先割込端子ＮＭＩに
加える。また電源異常検知回路１は、リセット信号をマ
イクロコンピュータ３及びロジック回路４０ＲＥＳＥＴ
端子に加えるようになっている。
動作保証下限レベ／Ｉ／ＶＬ）以下になるとこれを検知
して異常信号ＰＦを発生し、メモリ回路２に加えるとと
もにマイクロコンピュータ６の最優先割込端子ＮＭＩに
加える。また電源異常検知回路１は、リセット信号をマ
イクロコンピュータ３及びロジック回路４０ＲＥＳＥＴ
端子に加えるようになっている。
電源異常検知回路１よシ発せられるリセット信号は回路
電源電圧■１が完全断した後の再投入直後及び動作中に
所定レベルＶＬより低下して再度ＶＬ以上に回復した時
に発せられる。
電源電圧■１が完全断した後の再投入直後及び動作中に
所定レベルＶＬより低下して再度ＶＬ以上に回復した時
に発せられる。
なおメモリ回路２．マイクロプロセッサ３及びロジック
回路４は回路電源電圧ｖ１が正常に供給される間は調節
計本来の演算制御動作を実行するために設けられるもの
である。
回路４は回路電源電圧ｖ１が正常に供給される間は調節
計本来の演算制御動作を実行するために設けられるもの
である。
次に以上のように構成される実施例回路の動作を第２図
に示す波形タイムチャートを参照して説明する。
に示す波形タイムチャートを参照して説明する。
今、ｔｌなる時間に外部電源回路を投入すると。
回路電源電圧ｖ１は第２図（５）に示すように一定の立
上９遅れ（数十ｍｓ）をもって動作電圧■１に達する。
上９遅れ（数十ｍｓ）をもって動作電圧■１に達する。
この時電源異常検知回路１からは時間ｔ１よ＃）ｔｌま
でリセット信号〔第２図（Ｃ）参照〕が出力され、マイ
クロコンピュータ３及びロジック回路４に加えられてこ
れらの回路が初期化される。
でリセット信号〔第２図（Ｃ）参照〕が出力され、マイ
クロコンピュータ３及びロジック回路４に加えられてこ
れらの回路が初期化される。
時間’ｔ ２以後はリセット信号もオフされ、マイクロ
コンピュータ３及びロジック回路４は正常動作モードと
なり、メモリ回路２のアクセスも可能となる。以後回路
電源電圧■１がレベ／ｌ／ＶＬ以上を維持する限υ調節
計は正常動作を継続する。
コンピュータ３及びロジック回路４は正常動作モードと
なり、メモリ回路２のアクセスも可能となる。以後回路
電源電圧■１がレベ／ｌ／ＶＬ以上を維持する限υ調節
計は正常動作を継続する。
時間ｔ２以後の任意の時間たとえばｔ６で回路電源電圧
ｖ１が動作保証下＠電圧ＶＬよりも低下すると電源異常
検知回路１はこの低下を検知し異常信号ＰＦ（第２図（
６）参照〕を出力する。マイクロコンピュータ３の最優
先割込み入力端子ＮＭＩにこの異常信号ＰＦが加えられ
るのでマイクロコンピュータ３内で最優先割込みがかか
シマイクロコンピュータ５はホールト（動作停止）サレ
、メモリ回路２へのアクセスも禁止される。また異常信
号ＰＦによってメモリ回路２自体も非動作状態に拘束さ
れる。このような動作停止・拘束によシミ源異常による
誤動作が回避される。
ｖ１が動作保証下＠電圧ＶＬよりも低下すると電源異常
検知回路１はこの低下を検知し異常信号ＰＦ（第２図（
６）参照〕を出力する。マイクロコンピュータ３の最優
先割込み入力端子ＮＭＩにこの異常信号ＰＦが加えられ
るのでマイクロコンピュータ３内で最優先割込みがかか
シマイクロコンピュータ５はホールト（動作停止）サレ
、メモリ回路２へのアクセスも禁止される。また異常信
号ＰＦによってメモリ回路２自体も非動作状態に拘束さ
れる。このような動作停止・拘束によシミ源異常による
誤動作が回避される。
電圧低下が瞬停等に原因するものであり９回路電源電圧
ｖ１が０になる以前に時間も４でレベルＶＬを越えて大
になると電源異常検知回路１よシの異常信号ＰＦが消滅
し同時に時間ｔ５まで微小時間Δｔだけリセット信号が
送出される。このリセット信号によシマイクロコンピュ
ータ３及びロジック回路４がリセットされ初期化される
。そして時間ｔ５でリセット信号がオフするとマイク１
１コンピユータ３及びロジック回路４は再び正常な動作
に移る。なお上記実施例においてメモリ回路２は異常信
号ＰＦを受けると回路電圧より切り離され１図示外のバ
ッテリ電源と自動的に接続されメモリ素子はスタンバイ
モードにセットされる。
ｖ１が０になる以前に時間も４でレベルＶＬを越えて大
になると電源異常検知回路１よシの異常信号ＰＦが消滅
し同時に時間ｔ５まで微小時間Δｔだけリセット信号が
送出される。このリセット信号によシマイクロコンピュ
ータ３及びロジック回路４がリセットされ初期化される
。そして時間ｔ５でリセット信号がオフするとマイク１
１コンピユータ３及びロジック回路４は再び正常な動作
に移る。なお上記実施例においてメモリ回路２は異常信
号ＰＦを受けると回路電圧より切り離され１図示外のバ
ッテリ電源と自動的に接続されメモリ素子はスタンバイ
モードにセットされる。
以上のようにこの発明の調節計の電源異常対策回路によ
れば電源電圧の所定レベル以下の検知でプロセッサの動
作停止及びメモリ回路のアクセス禁止をなすものである
から電源異常時の誤動作を防止できる。また電源異常よ
シの回復時のリセット信号による初期化及び自動動作開
始により安全確実なプロセスの調節が可能となる。さら
にまた電源完全断よシの復帰による動作再開以外に電源
瞬断時よシの復帰に対しても正常動作の再開がｉｉＪ能
なので、瞬停等でプロセッサの動作が停止してもいちい
ち手動で再開させる必要がなく、稼動効率が要請される
プロセスにも適用可能となりフィールドでの応用範囲が
広がる。
れば電源電圧の所定レベル以下の検知でプロセッサの動
作停止及びメモリ回路のアクセス禁止をなすものである
から電源異常時の誤動作を防止できる。また電源異常よ
シの回復時のリセット信号による初期化及び自動動作開
始により安全確実なプロセスの調節が可能となる。さら
にまた電源完全断よシの復帰による動作再開以外に電源
瞬断時よシの復帰に対しても正常動作の再開がｉｉＪ能
なので、瞬停等でプロセッサの動作が停止してもいちい
ち手動で再開させる必要がなく、稼動効率が要請される
プロセスにも適用可能となりフィールドでの応用範囲が
広がる。
第１図はこの発明の一実施例を示す調節計の電源異常対
策回路のブロック図、第２図は第１図に示す実施例回路
の動作を説明するための波形タイムチャートである。 １：電源異常検知回路、 ２：メモリ回路。 ３二マイクロコンピュータ、 ４：ロジック回路。 特許出願人 株式会社島津製作所代理人 弁
理士 中 村 茂 信
策回路のブロック図、第２図は第１図に示す実施例回路
の動作を説明するための波形タイムチャートである。 １：電源異常検知回路、 ２：メモリ回路。 ３二マイクロコンピュータ、 ４：ロジック回路。 特許出願人 株式会社島津製作所代理人 弁
理士 中 村 茂 信
Claims (1)
- （１） メモリと、始動時にリセットをかけた後動作
が開始されるプロセッサと、前記メモリ及びフ。 ロセツサに電源電圧を供給する！島作東源と、このｈ作
電源よりの電源電圧が所定レベル以下になったことを検
知して異常信号を発生するとともに電源電圧が所定レベ
ル以上に復帰するとリセット信号を発生する電源異常検
知手段とを備え、前記異常信号で前記メモリへのアク七
ヌを禁止するとともに、前記プロセッサをボールドし前
記リセット信号で前記プロセッサにリセットをかけるこ
とを特徴とする調節計の電源異常対策回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4951482A JPS58166269A (ja) | 1982-03-26 | 1982-03-26 | 調節計の電源異常対策回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4951482A JPS58166269A (ja) | 1982-03-26 | 1982-03-26 | 調節計の電源異常対策回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166269A true JPS58166269A (ja) | 1983-10-01 |
Family
ID=12833234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4951482A Pending JPS58166269A (ja) | 1982-03-26 | 1982-03-26 | 調節計の電源異常対策回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170314A (ja) * | 1987-12-21 | 1989-07-05 | Sharp Corp | 停電検知方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283144A (en) * | 1975-12-31 | 1977-07-11 | Fujitsu Ltd | Data protecting circuit for instantaneous power cut |
| JPS5566763A (en) * | 1978-11-14 | 1980-05-20 | Ricoh Co Ltd | Detecting method for electric source voltage down |
| JPS5566762A (en) * | 1978-11-14 | 1980-05-20 | Ricoh Co Ltd | Detecting method for source-voltage-down |
-
1982
- 1982-03-26 JP JP4951482A patent/JPS58166269A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283144A (en) * | 1975-12-31 | 1977-07-11 | Fujitsu Ltd | Data protecting circuit for instantaneous power cut |
| JPS5566763A (en) * | 1978-11-14 | 1980-05-20 | Ricoh Co Ltd | Detecting method for electric source voltage down |
| JPS5566762A (en) * | 1978-11-14 | 1980-05-20 | Ricoh Co Ltd | Detecting method for source-voltage-down |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170314A (ja) * | 1987-12-21 | 1989-07-05 | Sharp Corp | 停電検知方式 |
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