JPH02264317A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置、特に制御部と、記憶手段を有
し、制御部の制御により記憶手段内のデータに対して所
定のデータ処理を行なうデータ処理装置に関するもので
ある。

［従来の技術］ 従来、大型あるいは中型の電子計算機システムにおいて
は、無停電電源を使用し、停電時には自動的に別の補助
電源に切り換えてシステム全体に給電を行ない、データ
の保護を行なう技術が知られている。

また、小型計算機、たとえばパーソナルコンピュータや
ハンドベルトコンピュータなどでは、無停電電源を使用
することは規模・コスト面で不可能であるため、データ
保護が必要な装置では第５図に示すような構成を使用す
る場合がある。

第５図において、符号１は電源平滑回路で、交流電源１
０から入力された交流を変圧、整流し、ある程度安定化
された直流を定電圧回路２に供給する。

定電圧回路２は、スイッチングレギエレータなどの安定
化回路から構成され、マイクロプロセッサなどからなる
ＣＰＵ３、およびＲＡＭ４に電源電圧Ｖｃｃを供給する
。

電源平滑回路１の出力電圧は、分圧回路およびコンパレ
ータなどからなる電圧監視回路５により監視されており
、電源投入時には電源平滑回路１の出力電圧が所定値を
越えた場合にＣＰＵ３にリセットをかける。

ＲＡＭＪ内の電源は、ダイオードＤ１を介して定電圧回
路２から供給されるか、ダイオードＤ２を介して電池な
どからなるバックアップ電源８から供給される。バック
アップ電源８は常時ＲＡＭ４の記憶内容をバックアップ
可能な出力電圧を有するものとし、定電圧回路２の出力
がバックアップ電源８よりも低下すると、ダイオードＤ
１、Ｄ２の作用によりＲＡＭ４の電源供給源は定電圧回
路２からバックアップ電源８に切り換えられる。

また、電圧監視回路５は、電源平滑回路１の出力が所定
値以下では、ゲート回路などからなるスイッチ回路７を
介してＣＰＵ３によるＲＡＭ４のチップセレクトを禁止
する。チップセレクト禁止期間では、ＲＡＭ４のチップ
セレクト端子Ｃ５は抵抗Ｒ１を介してバックアップ電源
８の出力によりハイレベルに保持される。

このような構成により、停電期間ではＲＡＭ４の内容が
バックアップ電源８によりバックアップされ、またＲＡ
Ｍ４のチップセレクトが禁止されるためＣＰＵ３の不安
定な動作によりＲＡＭＪ内のデータが破壊されるのを防
止するようにしている。

［発明が解決しようとする課題］ 以上のようにメモリの信号分離とバックアップ用バッテ
リーへの切換によりデータ保護を行なう場合には１．中
ＣＰ　Ｕ　３の入力待ちループの間などに停電が生じた
場合には、ＲＡＭ４の内容を保持できるが、データのブ
ロック転送などの処理中に停電が生じた場合にはデータ
の一部または全部が破壊されてしまう可能性がある。

この点に鑑み、ＲＡＭ４の内容を別のメモリに定期的に
バックアップコピーする技術も提案されているが、この
構成ではメモリがその分必要となってコストアップにつ
ながり、また、別のメモリにバックアップコピーした時
点までのデータ内容しか保護できないという問題がある
。

本発明の課題は、以上の問題を解決し、確実にメモリの
データ内容を保護できるデータ処理装置を提供すること
にある。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、制御
部と、記憶手段を有し、制御部の制御により記憶手段内
のデータに対して所定のデータ処理を行なうデータ処理
装置において、電源部の出力電圧を検出する手段と、こ
の検出手段により主電源部の出力が所定値を割ったこと
が検出された場合制御部の実行中の処理状況に関する情
報を前記記憶手段に記憶させる第１の制御手段と、電源
回復後、前記記憶手段に記憶されている処理状況に関す
る情報に基づき中断された制御部の処理を再開させる第
２の制御手段を設けた構成を採用した。

［作　用］ 以上の構成によれば、電源異常が生じた場合には、実行
中の処理状況に関する情報を記憶し、電源回復後記憶さ
れた実行中の処理状況に関する情報に応じて電源異常゛
により中断された処理を再開できる。

［実施例］ 以下、図面に示す実施例に基づき、本発明の詳細な説明
する。

第１図は、本発明を採用したデータ処理装置、たとえば
、電卓、あるいはラップトツブ型のパーソナルコンピュ
ータなどの小型電子機器に共通した構成を示している。

ここでは、第５図の従来例と同一または相当する部材に
関しては同一符号を付し、その詳細な説明は省略するも
のとする。

第１図において、第５図の構成と異なっている点は、電
圧監視回路５の出力を直接ＣＰＵ３のリセット端子およ
びスイッチ回路７に入力せず、両者に遅延回路６を介し
て入力している点、および電圧監視回路５の出力がＣＰ
Ｕ３の割込端子ＩＮＴに入力されている点である。

本実施例では、電圧監視回路５により停電ないし電源異
常が検出されると、ＣＰＩＪ３に割込がかかり、ＣＰＵ
３の割込処理により停電状態に移行する処理を行なう、
すなわち、停電が検出されると、ｃＰＵ３は直ちに実行
中の処理を停止し、実行中のプログラムのアドレスおよ
び処理状態および停電処理を実行したことを示すフラグ
をＲＡＭ４に記憶させた後、自己をスリーブ状態にする
。この処理のための時間は、遅延回路６により形成され
る。

一方、電源回復時、あるいは電源投入時には、電圧監視
回路５により電源出力が所定値に達すると、ＲＡＭ４に
記憶されたフラグの状態から、停電からの復帰処理を行
なうかどうかを決定し、停電からの復帰処理を行なう場
合にはＲＡＭ４に記憶されているプログラムカウンタの
値、処理状態に基づき、停電時に中止された直後の状態
から処理を再開する。

次に上記動作をより詳細に説明する。

データ処理実行中に交流電源１０が停電すると定電圧回
路２の出力は降下するが、定電圧回路２の必要な電圧よ
り高い電圧で信号を出力するように、電圧監視回路５の
しきい値を設定しておく、すなわち、 交流電源が定格範囲内の電源平滑回路１の出力最低電圧
〉電圧監視回路５の検出電圧 〉定電圧回路２の電源供給に必要な必要最低電圧 という条件を満たし、かつスイッチ回路７の出力電圧が
電圧監視回路５の設定電圧から定電圧回路２の必要電圧
までの降下時間が遅延回路６の遅延時間よりも長くなる
ように、電圧監視回路５の設定電圧を決定しておく。

以上の条件から電源；４回路１の出力電圧の降下が電圧
監視回路５の設定値に達した時、出力信号が電圧監視回
路５からＣＰＵ３の入力端子に入力され、第２図に示す
割込ルーチンを行なう。第２図のプログラムはＣＰＵ３
の割込プログラムとしてＲＯＭ３ａに格納しておく。

停電あるいは電源異常が生じ、電源↓喜回路１の出力電
圧が電圧監視回路５のしきい値を割り、電圧監視回路５
から割込がかかると、ＣＰＵ３はまず第２図のステップ
Ｓ１において、停電処理の必要なデータ処理を行なって
いるかどうかを判定する。ここで、停電処理の必要なデ
ータ処理とは、ＲＡＭ４のデータの動的な変更を伴う処
理、たとえばブロック転送、あるいは外部装置とのデー
タ入出力などである。

ステップＳ２が否定された場合にはそのまま処理を行な
わないが、この場合にはスイッチ回路７により従来と同
様にＲＡＭ４のチップセレクトの禁止、ダイオードＤ１
、Ｄ２によるバックアップ電源８への電源切換が行なわ
れる。

一方、ステップＳ１が肯定された場合には、ステップＳ
２、Ｓ３において、現在実行中のプログラムのプログラ
ムカウンタ値と、遷移状態を表すフラグ類をＲＡＭ４の
所定領域に転送して記憶する。

ステップＳ４では、停電処理、つまり、ステップＳ２、
Ｓ３の処理を実行したことを示すフラグをＲＡＭ４の所
定領域にセットする。

その後、遅延回路６からの信号がＣＰＵ３のリセット端
子に入力され、ｃＰＵの動作が停止するとともにＣＰＵ
３からＲＡＭ４へのセレクト信号をスイッチ回路７によ
ってオフする。定電圧回路２からの電圧が低下すると、
ＲＡＭ４の電源はダイオードＤ１、Ｄ２の作用によりバ
ックアップ電源８から供給されるようになり、完全にバ
ックアップ状態となる。

一＋屑 一方、交流電源１０が回復して電源平滑回路１からの電
圧が上昇し、定電圧回路２の規定電圧しきい値に達する
と、この検知信号がＣＰＵ３と遅延回路６に入力される
。

これにより、ＣＰＵ３の入力端子は非割込状態となり、
遅延回路６を経由して遅延時間後にＣＰＵ３のリセット
端子に信号が入力され、ＣＰＵ３は第３図に示す処理を
行なう、この処理手順もＲＯＭ３ａに格納される。

第３図のステップＳ５では、公知の必要な初期化処理、
たとえば、ＲＡＭ４のデータチエツク、不図示の入出力
装置のチエツクなどを行なう。

その後、ステップＳ６において、第２図のステップＳ４
で操作される停電フラグにより、停電処理が行なわれた
かどうかを判別する。

停電処理が実行されていなければ、通常のデータ処理に
６行するが、停電処理が実行されている場合には、停電
フラグをリセットしたのちステップＳ７において第２図
のステップＳ３でＲＡＭ４にセーブされた遷移状態フラ
グを復帰し、続いてステップＳ８でステップＳ２でセー
ブされたプログラムカウンタ値を復帰させて停電処理を
行なう前からのプログラムを再開する。

以上の構成によれば、ブロック転送などの処理を実行中
の場合には、データ処理の遷移状態、プログラムカウン
タ値などを電源回復後に再生し、停電直前の状態から処
理を再開できるため、ＲＡＭ４のデータを破壊する恐れ
がない。ＲＡＭＪ内のデータは、スイッチ回路フによる
チップセレクト禁止、およびバックアップ電源８への電
源切換により、停電中も確実に保護できる。

以上では、電圧監視回路５の出力に応じて実行されるＣ
ＰＵ３の割込処理により停電処理を実行しているが、近
年のワンチップマイクロコンピュータにはアナログ入力
端子を有するものがあるので、ＣＰＵにより直接電源異
常を検出するよ１の出力を抵抗Ｒ２、Ｒ３で分圧してＣ
ＰＵ３のアナログ入力端子ＡＤに入力し、この端子の電
圧変化をＣＰＵ３のソフトウェアで監視することによっ
て、停電を検出し、第２図の停電処理を行なってもよい
、その他の構成は前記実施例と同一である。

第４図のような構成によフても、前述の実施例と同様の
効果を期待できるほか、抵抗Ｒ２、Ｒ３により設定され
るアナログ入力値およびアナログ電圧の検出ソフトウェ
アの設定により、ＣＰＵ３の停電検出のしきい値を電圧
監視回路５のしきい値よりも低く設定しておくことによ
り遅延回路６の遅延制御が不要となる。

なお、以上では、ＲＡＭの記憶内容を保持する例を示し
たが、転送中に処理を中断するとデータ破壊が生じる記
憶手段、たとえば磁気ディスクなどを用いる場合でも上
記同様の効果を期待できる。

［発明の効果］ 以上から明らかなように、本発明によれば、制御部と、
記憶手段を有し、１ｉＪｉｌ１部の制御により記憶手段
内のデータに対して所定のデータ処理を行なうデータ処
理装置において、電源部の出力電圧を検出する手段と、
この検出手段により主電源部の出力が所定値を割ったこ
とが検出された場合制御部の実行中の処理状況に関する
情報を前記記憶手段に記憶させる第１の制御手段と、電
源回復後、前記記憶手段に記憶されている処理状況に間
する情報に基づき中断された制御部の処理を再開させる
第２の制御手段を設けた構成を採用しているので、電源
異常が生じた場合には、実行中の処理状況に関する情報
を記憶し、電源回復後記憶された実行中の処理捷況に関
する情報に応じて電源異常により中断された処理を再開
できるため、ブロック転送などのデータ破壊を生じ得る
処理を実行中に電源異常が生じても、確実に記憶手段の
記憶内容を保護できるという優れた効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図およ
び第３図はそれぞれ第１図のＣＰ’ｔＪの制御プログラ
ムの制御手順を示すフローチャート図、第４図は本発明
による他の実施例を説明するブロック図、第５図は従来
例を示すブロック図で３・・・ＣＰＵ　　　　　　　　
　４・・・ＲＡＭ５・・・電圧監視回路　　６・・・遅
延回路７・・・スイッチ回路　　８・・・バックアップ
電源１０・・・交流電源　　　Ｒ１−Ｒ３・・・抵抗Ｄ
１、Ｄ２・・・ダイオード 一一ノ

Claims (1)

1. 【特許請求の範囲】 １）制御部と、記憶手段を有し、制御部の制御により記
   憶手段内のデータに対して所定のデータ処理を行なうデ
   ータ処理装置において、 電源安定化回路への供給電圧を検出する手段と、この検
   出手段により主電源部の出力が所定値を割ることが予め
   検出された場合制御部の実行中の処理状況に関する情報
   を前記記憶手段に記憶させる第１の制御手段と、 電源回復後、前記記憶手段に記憶されている処理状況に
   関する情報に基づき中断された制御部の処理を再開させ
   る第２の制御手段を設けたことを特徴とするデータ処理
   装置。 ２）前記記憶手段内のデータ内容を保護するバックアッ
   プ電源を有し、前記記憶手段にバックアップ電源ないし
   主電源部の出力のうちいずれか高い電圧を給電する電源
   切換手段を設けたことを特徴とする請求項第１項に記載
   のデータ処理装置。