JPS60138655A - 不揮発性メモリの保護方法 - Google Patents
不揮発性メモリの保護方法Info
- Publication number
- JPS60138655A JPS60138655A JP58244487A JP24448783A JPS60138655A JP S60138655 A JPS60138655 A JP S60138655A JP 58244487 A JP58244487 A JP 58244487A JP 24448783 A JP24448783 A JP 24448783A JP S60138655 A JPS60138655 A JP S60138655A
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- JP
- Japan
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- power supply
- writing
- supply voltage
- voltage
- normal
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
コノ発明は、コンピュータシステム、４９にマイクロコ
ンピュータシステム（二おいて電源電圧の変動による不
揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒ
ｙ ）の内容破壊を防止する方法に関する。
ンピュータシステム（二おいて電源電圧の変動による不
揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒ
ｙ ）の内容破壊を防止する方法に関する。
コンピュータシステム（二おいて、メモリ（ＲＡＭ）を
電源が切れても記憶内容を保持する不揮発性メモリ（Ｎ
ｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ＋以下ＮＶＭと
いう）とする場合には、第１図（二示すようにメモ！Ｊ
（ｌｌ＋二バツバツクアップ用電池）を接続しているが
、こ、のＮＶＭ（１）にＣＰＵ（３１がデータの書込み
を行っているときに電源電圧が降下すると、記憶内容が
破壊されることがある。そこで、これを防止してＮＶＭ
を保護するため、従来は、電源電圧Ｖが所定の電圧Ｅ１
・Ｅ２（Ｅｌ〉Ｅ２）より下がったことを検出するコン
パレータ（４）、（５）を設け、コンパレータ（４）の
検出信号（Ｖ＜Ｅ、のとき）はｃｐＵ（３）のノンマス
カブル割込（ＮＭＩ）ポートに入力し、コンパレータ（
５）の検出信号（Ｖ〈Ｅ２のとき）はＣＰＵ（３１のリ
セット（Ｒ８Ｔ ）ポートに入力するように構成する。
電源が切れても記憶内容を保持する不揮発性メモリ（Ｎ
ｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ＋以下ＮＶＭと
いう）とする場合には、第１図（二示すようにメモ！Ｊ
（ｌｌ＋二バツバツクアップ用電池）を接続しているが
、こ、のＮＶＭ（１）にＣＰＵ（３１がデータの書込み
を行っているときに電源電圧が降下すると、記憶内容が
破壊されることがある。そこで、これを防止してＮＶＭ
を保護するため、従来は、電源電圧Ｖが所定の電圧Ｅ１
・Ｅ２（Ｅｌ〉Ｅ２）より下がったことを検出するコン
パレータ（４）、（５）を設け、コンパレータ（４）の
検出信号（Ｖ＜Ｅ、のとき）はｃｐＵ（３）のノンマス
カブル割込（ＮＭＩ）ポートに入力し、コンパレータ（
５）の検出信号（Ｖ〈Ｅ２のとき）はＣＰＵ（３１のリ
セット（Ｒ８Ｔ ）ポートに入力するように構成する。
これにより、電源電圧が降下したときは、第３図に示す
ようにＣＰ Ｕ ｔ３１においてまずＮＭＩ処理が行わ
れ、次のリセット入力が発生する以前ｆ二ＮＶＭｆｌ）
へのアクセスが停止するようＣ二している。
ようにＣＰ Ｕ ｔ３１においてまずＮＭＩ処理が行わ
れ、次のリセット入力が発生する以前ｆ二ＮＶＭｆｌ）
へのアクセスが停止するようＣ二している。
ところが、上記の従来方法（二よれば、電源電圧■が第
２図に示すＥｌより低く、Ｅ２より高い範囲までしか降
下しなかった場合には、ノンマスカブル割込みしか行わ
れず、ＣＰＵ（３１はりセットされ・ないため制御不能
（二なり、一方、電源電圧がＥ２より高＜Ｅｌより低い
電圧までしか立上らなかった場合には正しい書込みが行
われず、ＮＶＭ（１１のデータを壊す可能性がある等の
不具合があった。
２図に示すＥｌより低く、Ｅ２より高い範囲までしか降
下しなかった場合には、ノンマスカブル割込みしか行わ
れず、ＣＰＵ（３１はりセットされ・ないため制御不能
（二なり、一方、電源電圧がＥ２より高＜Ｅｌより低い
電圧までしか立上らなかった場合には正しい書込みが行
われず、ＮＶＭ（１１のデータを壊す可能性がある等の
不具合があった。
この発明は、いかなる電圧変動に対しても不揮発性メモ
リの内容を確実（二保護する方法を提供することを目的
とする。
リの内容を確実（二保護する方法を提供することを目的
とする。
この発明（二よれば、バックアップ用電池を設けること
によりメモリを不揮発性としたシステムにおいて該不揮
発性メモリにデータを書き込む前（二電源電圧が正常か
否かを判定し、正常である場合にデータの書込みを行う
ことを特徴とする不揮発性メモリの保護方法が提供され
る。
によりメモリを不揮発性としたシステムにおいて該不揮
発性メモリにデータを書き込む前（二電源電圧が正常か
否かを判定し、正常である場合にデータの書込みを行う
ことを特徴とする不揮発性メモリの保護方法が提供され
る。
この発明によれば、電源電圧が正常であるかどうかの判
定は第４図（−示すような回路（＝よって行う。この回
路は、前述した第１図の回路において電源電圧■が降下
したことを初めに検出するコンパレータ（４）の出力な
ｃ ｐ Ｕ （３ｉの入力ポートの一つＰＡφに入力す
るようく二構成したもので、この入力によりＣＰＵｔ３
）は電源電圧の正常／異常を判定する。
定は第４図（−示すような回路（＝よって行う。この回
路は、前述した第１図の回路において電源電圧■が降下
したことを初めに検出するコンパレータ（４）の出力な
ｃ ｐ Ｕ （３ｉの入力ポートの一つＰＡφに入力す
るようく二構成したもので、この入力によりＣＰＵｔ３
）は電源電圧の正常／異常を判定する。
この判定は、ＮＶＭ（１＋にデータを書き込む前に行わ
れる。
れる。
すなわち、第５図に示すように、ＣＰＵ（３）において
メイン処理中にＮＶＭ（１１へのデータ書込み命令があ
ると、ＣＰＵ （３１は、まずその−人力ボートＰＡφ
への入力によって電源電圧■が所定の電圧Ｅ１より高い
か否かをチェックし、■≧Ｅ１であれば電源正常と判定
してＮＶＭへの書込みを行う。これ（二対し、Ｖ ＜
Ｅ、であれば、電源がＶ≧Ｅ、を二復帰するまで書込み
は行わない。電源が復帰せず、その電圧Ｖが更（：Ｅ２
より低下したとき（＝は、第１図の場合と同様、ＣＰＵ
（３）をリセットする。
メイン処理中にＮＶＭ（１１へのデータ書込み命令があ
ると、ＣＰＵ （３１は、まずその−人力ボートＰＡφ
への入力によって電源電圧■が所定の電圧Ｅ１より高い
か否かをチェックし、■≧Ｅ１であれば電源正常と判定
してＮＶＭへの書込みを行う。これ（二対し、Ｖ ＜
Ｅ、であれば、電源がＶ≧Ｅ、を二復帰するまで書込み
は行わない。電源が復帰せず、その電圧Ｖが更（：Ｅ２
より低下したとき（＝は、第１図の場合と同様、ＣＰＵ
（３）をリセットする。
このようにソフトウェアを構成することにより、ＣＰＵ
＋３＋ではＮＶＭ（１１へのデータ書込み前に電源電
圧をチェックし、正常であることを確認してから書込み
を実行させることができる。
＋３＋ではＮＶＭ（１１へのデータ書込み前に電源電
圧をチェックし、正常であることを確認してから書込み
を実行させることができる。
なお、上記実施例ではコンパレータの出力信号をＣＰＵ
ｆ＝よる電圧判定の入力としているが、電圧をＡ／Ｄ変
換したものを入力としてもよく、その場合は電圧が低す
ぎることだけでなく、高すぎることの判定もすることが
できる。
ｆ＝よる電圧判定の入力としているが、電圧をＡ／Ｄ変
換したものを入力としてもよく、その場合は電圧が低す
ぎることだけでなく、高すぎることの判定もすることが
できる。
上記のとおり電源電圧が正常であることを確認してから
データの書込みを行うので、電源電圧が変動しても不揮
発性メモリの内容が損われず、更には書込み中の電圧変
動による制御の異常、停止がなくなるという効果がある
。
データの書込みを行うので、電源電圧が変動しても不揮
発性メモリの内容が損われず、更には書込み中の電圧変
動による制御の異常、停止がなくなるという効果がある
。
第１図は従来の不揮発性メモリの保護システムを示す図
、第２図は検出される電源電圧の変動を示すグラフ、第
３図は従来方法のソフトウェア処理を示す図、第４図は
この発明（＝よる保護方法の説明図、第５図はこの発明
のソフトウェア処理を示す図である。 （１）・・・・・・不揮発性メモリ （２）・・・・・・バックアップ用電池 （３）・・・
・・・ＣＰＵｆ４） ＋５＋・・・・・・コンパレータ
第１図 ７（＋５Ｖ） 第２図 第３図 第４図 ＶＣ＋５１） 第５図 メインメリ１
、第２図は検出される電源電圧の変動を示すグラフ、第
３図は従来方法のソフトウェア処理を示す図、第４図は
この発明（＝よる保護方法の説明図、第５図はこの発明
のソフトウェア処理を示す図である。 （１）・・・・・・不揮発性メモリ （２）・・・・・・バックアップ用電池 （３）・・・
・・・ＣＰＵｆ４） ＋５＋・・・・・・コンパレータ
第１図 ７（＋５Ｖ） 第２図 第３図 第４図 ＶＣ＋５１） 第５図 メインメリ１
Claims (1)
- メモリにバックアップ用電池を設けることにより該メモ
リを不揮発性メモリとしたコンピュータシステムにおい
て該不揮発性メモリにデータを書き込む前（二電源電圧
が正常か否かを判定し、正常である場合にデータの書込
みを行うことを特徴とする不揮発性メモリの保護方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244487A JPS60138655A (ja) | 1983-12-27 | 1983-12-27 | 不揮発性メモリの保護方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244487A JPS60138655A (ja) | 1983-12-27 | 1983-12-27 | 不揮発性メモリの保護方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138655A true JPS60138655A (ja) | 1985-07-23 |
Family
ID=17119394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244487A Pending JPS60138655A (ja) | 1983-12-27 | 1983-12-27 | 不揮発性メモリの保護方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111517A (ja) * | 1985-11-08 | 1987-05-22 | Fujitsu Ltd | クロツク発生方式 |
| US5157270A (en) * | 1987-10-31 | 1992-10-20 | Canon Kabushiki Kaisha | Reset signal generating circuit |
-
1983
- 1983-12-27 JP JP58244487A patent/JPS60138655A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111517A (ja) * | 1985-11-08 | 1987-05-22 | Fujitsu Ltd | クロツク発生方式 |
| JPH0355051B2 (ja) * | 1985-11-08 | 1991-08-22 | ||
| US5157270A (en) * | 1987-10-31 | 1992-10-20 | Canon Kabushiki Kaisha | Reset signal generating circuit |
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