JPH0246966B2 - - Google Patents
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- JPH0246966B2 JPH0246966B2 JP58076599A JP7659983A JPH0246966B2 JP H0246966 B2 JPH0246966 B2 JP H0246966B2 JP 58076599 A JP58076599 A JP 58076599A JP 7659983 A JP7659983 A JP 7659983A JP H0246966 B2 JPH0246966 B2 JP H0246966B2
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- interrupt
- voltage
- reset
- detection circuit
- cpu
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- 230000007423 decrease Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
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- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 9
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Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、データ保持RAM（ランダムアクセ
スメモリ）を有するマイクロコンピユータシステ
ム（以下、単にCPUと記す）において、電源オ
フ時に生じ易いRAMへの誤記を防止する割込み
処理方式に関する。
スメモリ）を有するマイクロコンピユータシステ
ム（以下、単にCPUと記す）において、電源オ
フ時に生じ易いRAMへの誤記を防止する割込み
処理方式に関する。
CPUには通常複数の割込み機能があり、それ
ぞれの間で起動の優先順位付がなされている。リ
セツト割込みもその１つで、電源投入時のシステ
ム初期化機能を有するため最優先レベルが割当て
られている。通常、他の割込みは要因が発生して
も実行中の命令が完了しない限り割込み処理が許
可されないが、リセツト割込みだけは命令実行途
中でもマシーンサイクル単位で割込みが許可さ
れ、リセツト状態となる。第１図は一般的な
CPUの命令実行サイクルと割込み処理タイミン
グを示すもので、２バイトデータの書込み命令を
例としたものである。図示のように第１優先順位
のリセツト割込みに対しては１命令の実行途中で
もマシーンサイクル単位で割込み許可がなされる
が、他の割込み（プログラム割込み）に対しては
該命令の実行が全て完了するまではその処理が待
機させられる。
ぞれの間で起動の優先順位付がなされている。リ
セツト割込みもその１つで、電源投入時のシステ
ム初期化機能を有するため最優先レベルが割当て
られている。通常、他の割込みは要因が発生して
も実行中の命令が完了しない限り割込み処理が許
可されないが、リセツト割込みだけは命令実行途
中でもマシーンサイクル単位で割込みが許可さ
れ、リセツト状態となる。第１図は一般的な
CPUの命令実行サイクルと割込み処理タイミン
グを示すもので、２バイトデータの書込み命令を
例としたものである。図示のように第１優先順位
のリセツト割込みに対しては１命令の実行途中で
もマシーンサイクル単位で割込み許可がなされる
が、他の割込み（プログラム割込み）に対しては
該命令の実行が全て完了するまではその処理が待
機させられる。
リセツトの起動条件の１つに電源オフ時があ
る。CPUは電源オフ時に規格外の電源電圧領域
を通つてオフ状態に移る。この過程でCPUは暴
走し、時としてメモリ内容を破壊（誤記）するこ
とが知られている。データ保持RAMを有するシ
ステムでは上記の誤記は致命的である。そのため
電源オフ時には電圧の降下を検知し、リセツトを
起動させてCPUの不確定動作を回避する必要が
ある。第２図は電源オフ時のリセツト起動タイミ
ングで、電圧Vccの低下はCPU動作電圧下限値よ
りも高い破線のレベルREF１で検知される。
CPU暴走領域は該CPU動作電圧下限値よりも低
く、且つVccが完全に0Vにならない範囲にある。
る。CPUは電源オフ時に規格外の電源電圧領域
を通つてオフ状態に移る。この過程でCPUは暴
走し、時としてメモリ内容を破壊（誤記）するこ
とが知られている。データ保持RAMを有するシ
ステムでは上記の誤記は致命的である。そのため
電源オフ時には電圧の降下を検知し、リセツトを
起動させてCPUの不確定動作を回避する必要が
ある。第２図は電源オフ時のリセツト起動タイミ
ングで、電圧Vccの低下はCPU動作電圧下限値よ
りも高い破線のレベルREF１で検知される。
CPU暴走領域は該CPU動作電圧下限値よりも低
く、且つVccが完全に0Vにならない範囲にある。
従来はリセツト起動の直前ではデータ保持
RAMの書込みを回避するために、リセツト起動
より早く電源オフを検知する回路を追加し、その
信号で他の割込みを起動するようにしている。第
３図にその一例を示す。同図ａはハード構成で、
CPU１はVccを第１の基準電圧REF１と比較す
る電圧検知回路（比較器）、CMP２はVccを第２
の基準電圧REF２と比較する電圧検知回路であ
る。同図ｂに示すようにREF２はREF１より高
く、VccがこのREF２より低くなつた時点で電圧
検出回路CMP２の出力はCPUにNMi割込みをか
ける。このNMi割込みはプログラムによつて割
込み禁止措置のとれない第２優先順位の割込みで
ある。REF１はリセツト（RST）用のレベルで、
Vccがここまで低下すると電圧検知回路CMP１
の出力でCPUはリセツト状態になる。
RAMの書込みを回避するために、リセツト起動
より早く電源オフを検知する回路を追加し、その
信号で他の割込みを起動するようにしている。第
３図にその一例を示す。同図ａはハード構成で、
CPU１はVccを第１の基準電圧REF１と比較す
る電圧検知回路（比較器）、CMP２はVccを第２
の基準電圧REF２と比較する電圧検知回路であ
る。同図ｂに示すようにREF２はREF１より高
く、VccがこのREF２より低くなつた時点で電圧
検出回路CMP２の出力はCPUにNMi割込みをか
ける。このNMi割込みはプログラムによつて割
込み禁止措置のとれない第２優先順位の割込みで
ある。REF１はリセツト（RST）用のレベルで、
Vccがここまで低下すると電圧検知回路CMP１
の出力でCPUはリセツト状態になる。
上述した従来方式の欠点は電源（例えば自動車
のバツテリ）の瞬断によつてVcc（CPU回りの安
定化電源）が低下するが、Vccラインが大容量平
滑コンデンサによつてREF１まで低下しないと、
NMi割込みだけが起動されてリセツト状態には
ならないので、電源が正常復帰しても制御不能に
なり、正常なプログラム動作をしなくなる点であ
る。
のバツテリ）の瞬断によつてVcc（CPU回りの安
定化電源）が低下するが、Vccラインが大容量平
滑コンデンサによつてREF１まで低下しないと、
NMi割込みだけが起動されてリセツト状態には
ならないので、電源が正常復帰しても制御不能に
なり、正常なプログラム動作をしなくなる点であ
る。
第４図はこの点を改善したもので、同図ａに示
すように電圧検知回路CMP２の出力をCPUの
NMi端子と入力ポートに与える。入力ポートへ
は電圧検知回路CMP２の出力を電圧情報ViNとし
て与えるので、同図ｂに示すようなルーチンを
NMi割込み処理プログラムの一部に組込んでお
けば、ViN＝Ｈに復帰した時点で通常動作へ戻す
（リターン）ことができる。これは等価的にリセ
ツトと同じ機能を果すので、上述した電源瞬断後
の制御不能状態は回避できる。
すように電圧検知回路CMP２の出力をCPUの
NMi端子と入力ポートに与える。入力ポートへ
は電圧検知回路CMP２の出力を電圧情報ViNとし
て与えるので、同図ｂに示すようなルーチンを
NMi割込み処理プログラムの一部に組込んでお
けば、ViN＝Ｈに復帰した時点で通常動作へ戻す
（リターン）ことができる。これは等価的にリセ
ツトと同じ機能を果すので、上述した電源瞬断後
の制御不能状態は回避できる。
一方、最近の自動車用制御機器ではイグニツシ
ヨンスイツチをオフにしてもメモリへの電源は断
たず、経年的に学習されたデータをデータ保持
RAMに保存しておく傾向にある。この様な場合
に保存中の旧データとそれを更新する新データと
があまりかけ離れていると途中でバツテリが外さ
れた可能性等があるので、電源投入時毎にプログ
ラム制御の冒頭でデータ保持RAMの内容チエツ
クを行う。第５図はこの説明図である。先ず、同
図ａのようにデータ保持RAMの内容の更新値を
算出したら、それをアキユムレータＡから１バイ
トのRAM領域Ｍ１に書込み、更に同じものを他
の１バイトのRAM領域Ｍ２にも書込む。そし
て、同図ｂのようにＭ１，Ｍ２の内容を比較して
不一致が検出されたらデータ破壊と判定して保持
RAMの内容を初期化する。この様な場合に、上
述したNMi割込みを用いていると、プログラム
で禁止措置がとれないため、第５図ａに示すタイ
ミングでNMi割込みが発生するとRAM内容破壊
と判定してしまう不都合が生ずる。
ヨンスイツチをオフにしてもメモリへの電源は断
たず、経年的に学習されたデータをデータ保持
RAMに保存しておく傾向にある。この様な場合
に保存中の旧データとそれを更新する新データと
があまりかけ離れていると途中でバツテリが外さ
れた可能性等があるので、電源投入時毎にプログ
ラム制御の冒頭でデータ保持RAMの内容チエツ
クを行う。第５図はこの説明図である。先ず、同
図ａのようにデータ保持RAMの内容の更新値を
算出したら、それをアキユムレータＡから１バイ
トのRAM領域Ｍ１に書込み、更に同じものを他
の１バイトのRAM領域Ｍ２にも書込む。そし
て、同図ｂのようにＭ１，Ｍ２の内容を比較して
不一致が検出されたらデータ破壊と判定して保持
RAMの内容を初期化する。この様な場合に、上
述したNMi割込みを用いていると、プログラム
で禁止措置がとれないため、第５図ａに示すタイ
ミングでNMi割込みが発生するとRAM内容破壊
と判定してしまう不都合が生ずる。
本発明は、レベル割込みを利用することで、エ
ツジ割込みのNMiを使用することによる上述の
欠点を解決しようとするものである。
ツジ割込みのNMiを使用することによる上述の
欠点を解決しようとするものである。
本発明の割込み処理方式は、電源電圧を監視し
てその値がCPU動作電圧下限よりは高く設定さ
れた第１の基準値まで低下したら検知信号を生ず
る第１の電圧検知回路と、該電源電圧が該第１の
基準値よりは高く設定された第２の基準値まで低
下したら検知信号を生ずる第２の電圧検知回路と
を設け、さらに該第１の電圧検知回路の検知出力
をCPUのリセツト端子に、また該第２の電圧検
知回路の検知出力を該CPUの他のレベル割込み
端子に入力させるように接続して、リセツト割込
みの起動時点もしくは低下した該電源電圧が該第
２の基準値に戻るまで該レベル割込みの処理を繰
り返し実行させておくことを特徴とするが、以下
図示の実施例を参照しながらこれを詳細に説明す
る。
てその値がCPU動作電圧下限よりは高く設定さ
れた第１の基準値まで低下したら検知信号を生ず
る第１の電圧検知回路と、該電源電圧が該第１の
基準値よりは高く設定された第２の基準値まで低
下したら検知信号を生ずる第２の電圧検知回路と
を設け、さらに該第１の電圧検知回路の検知出力
をCPUのリセツト端子に、また該第２の電圧検
知回路の検知出力を該CPUの他のレベル割込み
端子に入力させるように接続して、リセツト割込
みの起動時点もしくは低下した該電源電圧が該第
２の基準値に戻るまで該レベル割込みの処理を繰
り返し実行させておくことを特徴とするが、以下
図示の実施例を参照しながらこれを詳細に説明す
る。
第６図は本発明の一実施例を示すブロツクで、
第２の電圧検知回路CMP２の出力をCPUのレベ
ル割込み端子、例えばIRQ端子に入力するように
した点が第３図と異なる。第３図の例は該出力を
エツジ割込みのNMi端子に入力している。この
ため第４図に示すような対策を講じないとVccが
REF２までは低下したがリセツトをかけるREF
１まで低下しない場合に制御不能におちいる。
第２の電圧検知回路CMP２の出力をCPUのレベ
ル割込み端子、例えばIRQ端子に入力するように
した点が第３図と異なる。第３図の例は該出力を
エツジ割込みのNMi端子に入力している。この
ため第４図に示すような対策を講じないとVccが
REF２までは低下したがリセツトをかけるREF
１まで低下しない場合に制御不能におちいる。
これに対し第６図の実施例のようにレベル割込
みのIRQ端子を用いるとVcc瞬断時の動作は第８
図のようになる。その前に第７図で通常オフ時の
動作を説明する。Vccが同図ａのように単調に低
下するとまずREF２でIRQ割込みがかかり、
REF１でリセツトがかかる。IRQはそのレベル
（本例ではＬ）に意味があるので、リセツトRST
が起動されるまでは何回でも同図ｂに示すIRQ処
理が繰り返される。通常REF２からREF１まで
の降下時間は数100μsで、この間に20μs程度の周
期でIRQ処理が繰り返される。これに対し第８図
のようにVccがREF１まで低下せずに復旧したと
すると、VccがREF２より低い間はIRQ処理が繰
り返し行われるが、各処理の終りは常にメインフ
ローへのリターンであるから、その間第４図のよ
うにレベル監視をしなくともVccが再びREF２以
上に上昇すれば正常動作が可能になる。
みのIRQ端子を用いるとVcc瞬断時の動作は第８
図のようになる。その前に第７図で通常オフ時の
動作を説明する。Vccが同図ａのように単調に低
下するとまずREF２でIRQ割込みがかかり、
REF１でリセツトがかかる。IRQはそのレベル
（本例ではＬ）に意味があるので、リセツトRST
が起動されるまでは何回でも同図ｂに示すIRQ処
理が繰り返される。通常REF２からREF１まで
の降下時間は数100μsで、この間に20μs程度の周
期でIRQ処理が繰り返される。これに対し第８図
のようにVccがREF１まで低下せずに復旧したと
すると、VccがREF２より低い間はIRQ処理が繰
り返し行われるが、各処理の終りは常にメインフ
ローへのリターンであるから、その間第４図のよ
うにレベル監視をしなくともVccが再びREF２以
上に上昇すれば正常動作が可能になる。
また第５図ａに対し第９図のように２ステツプ
のガードプログラム「割込み禁止」と「割込み許
可」（各１バイトの命令）を追加すれば、レベル
割込みによつてRAM内容破壊と誤判定すること
を回避できる。つまり、同じ割込みでも第５図の
ようにNMi割込みを利用するとプログラムで禁
止措置をとれないが、これをレベル割込みとすれ
ば禁止措置がとれるからである。
のガードプログラム「割込み禁止」と「割込み許
可」（各１バイトの命令）を追加すれば、レベル
割込みによつてRAM内容破壊と誤判定すること
を回避できる。つまり、同じ割込みでも第５図の
ようにNMi割込みを利用するとプログラムで禁
止措置をとれないが、これをレベル割込みとすれ
ば禁止措置がとれるからである。
以上述べたように本発明によれば、リセツト割
込みに先行してレベル割込みをかけることによ
り、１命令の実行途中で該リセツト割込みがかか
ることを防止でき、データ保持RAMの内容を破
壊せずに済む。またレベル割込みを使用するため
電源の僅かな瞬断時（変動時）用のレベル監視プ
ログラムを要しない。さらにレベル割込みである
から複数命令の実行に連続性を持たせたいとき、
その途中でのレベル割込みを禁止するガードプロ
グラムが組める利点がある。
込みに先行してレベル割込みをかけることによ
り、１命令の実行途中で該リセツト割込みがかか
ることを防止でき、データ保持RAMの内容を破
壊せずに済む。またレベル割込みを使用するため
電源の僅かな瞬断時（変動時）用のレベル監視プ
ログラムを要しない。さらにレベル割込みである
から複数命令の実行に連続性を持たせたいとき、
その途中でのレベル割込みを禁止するガードプロ
グラムが組める利点がある。
第１図は１命令単位と各種割込みの関係を示す
説明図、第２図は電源オフ時のリセツト起動タイ
ミングの説明図、第３図および第４図は従来の割
込み処理方式の説明図、第５図はデータ保持
RAMを無停電化して学習データを保持する場合
の説明図、第６図は本発明の実施例を示す構成
図、第７図および第８図はその動作説明図、第９
図はレベル割込みに対するガードプログラムの説
明図である。 図中、CMP１，CMP２は電圧検知回路、CPU
はマイクロコンピユータシステムである。
説明図、第２図は電源オフ時のリセツト起動タイ
ミングの説明図、第３図および第４図は従来の割
込み処理方式の説明図、第５図はデータ保持
RAMを無停電化して学習データを保持する場合
の説明図、第６図は本発明の実施例を示す構成
図、第７図および第８図はその動作説明図、第９
図はレベル割込みに対するガードプログラムの説
明図である。 図中、CMP１，CMP２は電圧検知回路、CPU
はマイクロコンピユータシステムである。
Claims (1)
- １ 電源電圧を監視してその値がCPU動作電圧
下限よりは高く設定された第１の基準値まで低下
したら検知信号を生ずる第１の電圧検知回路と、
該電源電圧が該第１の基準値よりは高く設定され
た第２の基準値まで低下したら検知信号を生ずる
第２の電圧検知回路とを設け、さらに該第１の電
圧検知回路の検知出力をCPUのリセツト端子に、
また該第２の電圧検知回路の検知出力を該CPU
の他のレベル割込み端子に入力させるように接続
して、リセツト割込みの起動時点もしくは低下し
た該電源電圧が該第２の基準値に戻るまで該レベ
ル割込みの処理を繰り返し実行させておくことを
特徴とする割込み処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076599A JPS59201122A (ja) | 1983-04-30 | 1983-04-30 | 割込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076599A JPS59201122A (ja) | 1983-04-30 | 1983-04-30 | 割込み処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201122A JPS59201122A (ja) | 1984-11-14 |
| JPH0246966B2 true JPH0246966B2 (ja) | 1990-10-18 |
Family
ID=13609778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076599A Granted JPS59201122A (ja) | 1983-04-30 | 1983-04-30 | 割込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201122A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556442B2 (ja) * | 1994-02-25 | 1996-11-20 | 株式会社リコー | 電源監視装置 |
| JP5432676B2 (ja) * | 2009-11-18 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置 |
-
1983
- 1983-04-30 JP JP58076599A patent/JPS59201122A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59201122A (ja) | 1984-11-14 |
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