JPS61278953A - Ｒａｍのエラ−チエツク方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリに記憶されたデータが正常に保たれて
いるか否かを確認する、ＲＡＭのエラーチェック方法に
関する。

（従来技術） 一般に、電子機器等においては、書き込み、消去が自在
に出来るＲＡＭが用いられているが、ＲＡＭに記憶され
たデータは、電源電圧の低下や電源ライン、データライ
ン等からのノイズにより変化する場合がある。このため
、ＲＡＭに記憶されたデータが正常に保たれているかど
うかを確認する種々の手段が講じられている。

第１０図は、特公昭５９−１１９９８号公報において提
案された例である０図において、ＲＡＭはＡｔ　　＋Ａ
ｌの２個のメモリ素子で構成され、各メモリ素子Ａ、は
、複数個のレジスタａ１〜ａｎを有しており、各々のレ
ジスタにはデータが記憶される。

第１１図は、このレジスタのあるアドレスのエリアに記
憶される確認コードにの１例を示すものである０図示し
ないＣＰＵにはＲＯＭが配置されており、このＲＯＭ内
には、ＲＡＭの確認コードにと同じデータよりなる基準
コードが設けられており、基準コードと確認コードとを
比較することにより、ＲＡＭのデータが正常に保たれて
いるかどうかを確認する。

（従来技術の問題点） このような従来の方法は、一部のアドレスに記憶したコ
ードを確認しているので、全データの信頼性を保証する
上では１分とはいえなかった。

また、全データの信頼性を保証するために、各アドレス
にパリティピットを設けると、データ処理が複雑化する
だけで実用的とはいえない。

そこで、確認コードを記憶するためのアドレスを全エリ
アに分散的に設けて、確認コードの記憶密度を向上させ
る方法が考えられる。しかしながら、この方法では、確
認コードを記憶するために指定されたアドレスは、汎用
エリアとしては使用できないので、活用できるメモリエ
リアが相対的に減少するという問題が生じる。また、メ
モリの領域が上記指定アドレスによって細分化され、不
連続なアドレス空間となるという不都合も生じる、′ｇ
！には、必要なデータそのものを直接チェックするので
はなく、あくまでも確認コードのチェックという間接的
な方法でしかないので、チェックに対する信頼性に欠け
るという問題が生じる。

（発明の目的） 本発明ｌよ、このような従来技術の問題点の解消を目的
とし、確認コードを用いずに必要なデータを直接チェッ
クしてデータチェックの信頼性を向上させると共に、Ｒ
ＡＭの全領域をチェックしたのと同等の効果を持たせる
ことができる、新規なＲＡＭのエラーチェック方法を提
供するものである。

（発明の概要） 本発明の、ＲＡＭのエラーチェック方法は、電源異常時
にＲＡＭの全領域の所定アドレス毎のデータを加算して
、その合計値を記憶しておき、？ｌｔ源が正常に復帰し
た後に、上記アドレスのデータを同様に加算し、その合
計値と、電源異常時に加算して記憶しておいた合計値と
を比較することにより、ＲＡＭに記憶されたデータのエ
ラーをチェックすることを特徴とするＲＡＭのエラーチ
ェック方法である。

（実施例） 以下１図により本発明の一実施例について説明する。第
１図は、本発明の概略のブロック図である。

図において、ｌはパワーダウン検出回路、２はリセット
開始レベル検出回路、３はパワースイッチオン検出回路
である。

パワーダウン検出回路ｌは、コンパレータ等から構成さ
れ、その出力端はＣＰＵの最優先の割込端子（ＮＭＩ）
に接続される。

また、ＣＰＵのリセット開始レベル検出回路２は、コン
パレータ等で構成され、その出力端はＣＰＵのリセット
端子（ＲＥＳＥＴ）に接続する。

更に、パワースイッチオン検出回路もコンパレータ等か
ら構成され、その出力端はＣＰＵの所定のデータ端子り
に接続される。

第２図は、第１図のＰ点におけるパワーダウン時の過渡
特性を示す特性図である。

図において、イはパワーダウン検出による割込発生レベ
ルを、口はＣＰＵのリセット開始レベルを、また、ハは
論理回路用電源電圧の規定値保証限界レベルを示してい
る。なお、ｔｏは、後述する割込処理（ＣＰＵのデータ
退避）可能時間を示すものである。この特性図から明ら
かなように、電源を切ってからハの電圧レベルを割るま
ではＣＰＵは完全に作動し得るので、その間に割込処理
（データ退避処理）が実行され、続いてＣＰＵにリセッ
トがかかるという順序で処理が行なわれる第３図は、メ
モリの構成を説明する説明図である。図に示すように、
ＲＡＭには所定ビー２千の間隔でアドレスＡ−Ｎが設け
られている。メモリのサムチェックは、各アドレスの内
容を順次加算していくことにより行なう。

第４図は、このようなメモリのサムチェックを行なう処
理手順を示すフローチャートである。

図に示すように、先頭アドレスの内容をＨＬレジスタに
、加算回数をＢレジスタに設定し、Ａレジスタを零に設
定する。次に、Ａレジスタ、ＨＬレジスタの内容を順次
更新し、Ｂレジスタの内容を１減算していく。以下、加
算回数が０になるまでループ処理を繰返し、Ｂレジスタ
の内容が０になれば、メモリのサムチェックを終了する
。

第５図は、電源スイツチオン時にパワーダウンして、Ｃ
ＰＵで処理中のデータを退避させる処理手順を示すフロ
ーチャートである。

ところで、電源異常の発生とそれに続く割込み処理の形
態としては、第６図〜第８図に示すような場合が考えら
れるので、それぞれの場合の処理について説明する。

（１）Ｐ点の電圧が緊急を要する異常電圧（割込発生レ
ベル）まで降下して、ＣＰＵに割込みがかけられたが、
リセット信号が発生するまでに再び定常電圧に戻った場
合（第６図）。

■この場合には、最初にパワースイッチのオン、オフを
チェックしく第５図のステップＰ１）、オフであれば、
“ＨＡＬＴ”命令を実行し、パワースイッチのオフ状態
を記憶して（ステップＰ５）、ＣＰＵを停止させる（ス
テップＰ６）・■上記スイッチがオンであれば、メモリ
のサムチェックを実行して、図示しない直流電源にバッ
クアップされたＲＡＭに演算結果を記憶しくステップＰ
２．Ｐ５）、続いてＣＰＵ内の全てのデータを上記ＲＡ
Ｍに退避させる処理を実行して（ステップＰ４）、ＣＰ
Ｕを停止させる（ステップＰ６）。

■上記割り込み処理を実行してＣＰＵを停止させると、
ボルトインジケータが点灯したままになっているので、
マニュアルリセットを行なうか、パワーオンリセットを
行なう。

（２）パワーダウンによる割込処理中に、再度割込がか
かった場合（第７図）。

■データの退避処理完了前に再度の割込がかかった時は
、その割込で中断せしめられた処理に戻って作業を継続
する。

■データの退避処理後に再度の割込がかかった時は、“
ＨＡＬＴ”命令を実行して、ＣＰＵを停止させる。

（３）パワーダウンによる割込発生に続いてリセットが
かかった場合（第８図）。

ＣＰＵの“ＨＡＬＴ”状態は、ＣＰＵにリセットがかか
るので解除される。その後、電源電圧が　′正常に戻る
と、ＣＰＵは通常モードに復帰する。

電源電圧が降下し続ければ、ＣＰＵにはリセット信号が
加わった状態が続き、ＣＰＵの暴走を防止する。

第９図は、電源復帰時にパワースイッチオン、又はリセ
ットをかけた時の処理手順を示すフローチャートである
０次に、このフローチャートについて説明する。

（１）入出力ポートに所定の初期設定を行ない（ステッ
プＳ１）、メモリのサムチェックを行なう（ステップ５
２）０次に、その演算結果と、割込モード時に実行した
メモリのサムチェック（ステップＰ２）とを比較する（
ステップＳ３）。

（２）比較した結果が不一致であれば、ＲＡＭに記憶さ
れたデータは破壊されているものと判断して、メモリエ
ラーの発生表示を行ない（ステップＳ４）、システムの
全データの初期化を行なう（ステップＳ６）。

（３）比較した結果が一致していれば、データは正常で
あるので、次のような処理を行なう。

■パワースイッチのオン状態を確認しくステップＳ５）
、オン状態であれば、パワースイッチがオンのままＣＰ
Ｕが停止したものと判断して、ＲＡＭに退避させたデー
タをＣＰＵの所定のレジスタに復帰させ（ステップＳ７
）、中断された作業へ戻って作業を再開する。

■パワースイッチがオフ状態であれば、パワースイッチ
がオフのままでＣＰＵが停止したことになるので、シス
テムの全データの初期化を実行して、メインプログラム
の処理に移行する。

（発明の効果） 以上説明したように、本発明によれば次のような効果が
得られる。

（１）特公昭５９−１１９９８号公報で提案されたもの
は、ＲＡＭの一部のエリアに記憶された特定の確認コー
ドのパターンチェックによって、全データの破壊の有無
を判別しているので１判別結果の信頼性は十分ではない
、これに対して、本発明においては、所定ピッチ間隔毎
のアドレスの内容を直接加算するという方法でＲＡＭの
全領域をチェックするので、判別結果の信頼性を高める
ことができる。

又、ＩＣは製造上に電気的な性質にばらつきがあるので
、特に複数個のＲＡＭで記憶空間が構成されている場合
は有効である。

（２）また、メモリのサムチェックに使用する参照デー
タは、特定の確認コードではないので、参照アドレスの
データを自由に変更することができ、即ち、通常の汎用
エリアとして利用できるので、ＲＡＭの全領域を有効に
活用できる。従って、従来は、確認コードを記憶するた
めの専用のエリアを確保しておかなければならなかった
のでＲＡＭの利用に制約があったのに比べて、本発明は
ＲＡＭの使用に制約を受けないというメリットがある。

（３）電源の大切にかかわりなく記憶しておきたいデー
タを扱う場合は、パワーダウン時に必ずサムチェック処
理を実行して、ＲＡＭに退避させておけば安全な記憶手
段とすることができる。この場合、エラーを検出したと
きにのみ保持しておくべきデータの初期化を行なえば良
い。

【図面の簡単な説明】

第１図は本発明の概略のブロック図、第２図は特性の説
明図、第３図はメモリの構成図、第４１図、第５図はフ
ローチャート、第６図〜第８図は特性の説明図、第９図
はフローチャート、第１Ｏ図、第１１図は従来例の説明
図である。 １・・・パワーダウン検出回路、２・・・リセット開始
レベル検出回路、３・・・パワースイッチオン検出回路
。 特許出願人　　株式会社　石田衡器製作所代　　理　　
人　　　弁理士　　　辻　　　　　　　　實ＱＮ　、ｌ
１ｉｌｉＥ１．降 第２図 ■ ｄｄ 第６図 第７図 第８図 の元楯１手頃

Claims (1)

【特許請求の範囲】
1. 電源異常時にＲＡＭの全領域の所定アドレス毎のデータ
   を加算して、その合計値を記憶しておき、電源が正常に
   復帰した後に、上記アドレスのデータを同様に加算し、
   その合計値と、電源異常時に加算して記憶しておいた合
   計値とを比較して、ＲＡＭに記憶されたデータのエラー
   をチェックすることを特徴とするＲＡＭのエラーチェッ
   ク方法。