JPH07219857A

JPH07219857A - メモリ故障検出・誤り修正方式

Info

Publication number: JPH07219857A
Application number: JP6011439A
Authority: JP
Inventors: Shinji Kamioka; 慎治上岡; Koji Ikuta; ▲廣▼司生田; Akihiro Hayashi; 章弘林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-03
Filing date: 1994-02-03
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】メモリ故障検出・誤り修正方式に関し、メモリ
故障検出の低消費電力化と、メモリ書込み誤り修正の効
率化を実現することを目的とする。【構成】Ｓ／Ｐ変換手段１で、シリアルの書き込みデー
タをパラレルデータに変換し、パリティ演算手段２で、
このパラレルデータに対するパリティ演算を行い、メモ
リ手段３において、このパラレルデータを第１のＲＡＭ
に格納し、パリティ演算結果を第２のＲＡＭに格納す
る。さらにパリティチェック手段４で、第１のＲＡＭの
データのパリティ演算を行うとともに、このパリティ演
算結果と第２のＲＡＭのデータとを比較して、第１のＲ
ＡＭの書き込みデータの誤りの有無を示す出力を発生す
る。そしてイネーブル制御手段５で、書き込みデータに
誤りがあったとき、メモリ手段３におけるデータの再書
き込みを行わせ、第２のＲＡＭを書き込みデータの誤り
検出に必要な時間のみ動作させるように制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリの故障検出と、
メモリの書込み誤り修正を行う方法に関し、特にメモリ
故障検出の低消費電力化と、メモリ書込み誤り修正の効
率化を実現するための、メモリ故障検出・誤り修正方式
に関するものである。

【０００２】近年、データ通信装置においては、ランダ
ムアクセスメモリ（ＲＡＭ）を用いてデータ処理を行う
ことが多くなっているが、このような、ＲＡＭを用いた
処理においては、消費電力を低減するとともに、効率よ
い運用を行えるようにすることが必要である。

【０００３】そのため、メモリ（ＲＡＭ）故障時におけ
る、故障検出の低消費電力化と、データ書込み誤り発生
時の、誤り修正の効率化とを可能にすることが要求され
ている。

【０００４】

【従来の技術】従来のメモリ故障検出方法においては、
ＲＡＭのパリティチェックを行う際に、データにパリテ
ィビットを追加してチェックを行うようにしていた。そ
のため、ＲＡＭにおけるメモリ容量が増加して、パリテ
ィビットの分の消費電力が増加することを避けられなか
った。

【０００５】また従来、メモリのデータ書込み時に誤り
が発生した場合の修正方法としては、ＣＲＣ等の誤り訂
正符号を利用して算術的にデータを復元したり、または
誤りデータを無効にする方法がとられていた。そのため
メモリ書込み誤りが発生した場合の修正を、効率よく行
うことができなかった。

【０００６】

【発明が解決しようとする課題】従来技術においては、
高速動作しているＲＡＭのパリティチェックを行う際に
は、パリティビットの１ビット分だけメモリ領域が増加
するため、消費電力が大きくなるという問題があった。
また、メモリに書き込んだデータに誤りがあると判定さ
れた場合、誤り訂正用の符号を利用して算術的に復元を
行うか、または書き込まれたデータを無効にする処理を
行っていたため、効率よく誤りデータの修正が行われな
いという問題があった。

【０００７】本発明は、このような従来技術の課題を解
決しようとするものであって、メモリ故障検出を行い、
また誤りデータの修正を行う方法として、パリティビッ
ト専用のＲＡＭを使用し、このＲＡＭを制御することに
よって、メモリ故障検出のための消費電力を低減すると
ともに、メモリへの書き込みサイクル内において、書き
込みデータの誤り検出と、書き込みデータの誤り判定時
の、メモリへの再書き込みを行うことによって、データ
書込み誤り発生時のデータ修正の効率化を可能にする、
メモリ故障検出・誤り修正方式を提供することを目的と
している。

【０００８】

【課題を解決するための手段】

(1) 本発明は、シリアルデータからなる書き込みデータ
をパラレルデータに変換するＳ／Ｐ変換手段と、このパ
ラレルデータに対するパリティ演算を行うパリティ演算
手段と、このパラレルデータを格納する第１のＲＡＭと
パリティ演算結果を格納する第２のＲＡＭとからなるメ
モリ手段と、第１のＲＡＭから読みだしたデータに対す
るパリティ演算を行うとともに、このパリティ演算結果
と第２のＲＡＭから読みだしたデータとを比較して、第
１のＲＡＭにおける書き込みデータの誤りの有無を示す
パリティチェック結果の出力を発生するパリティチェッ
ク手段と、メモリ手段におけるデータの書き込みと、パ
リティチェック結果書き込みデータに誤りがあったとき
のメモリ手段におけるデータの再書き込みとを行わせる
とともに、第２のＲＡＭを書き込みデータの誤り検出に
必要な時間のみ動作させるように制御するイネーブル制
御手段とを備えて構成される。

【０００９】(2) (1) の場合に、メモリ手段における第
１のＲＡＭと第２のＲＡＭが、デュアルポートＲＡＭか
らなり、パラレルデータを第１のポートに格納するとと
もに、パリティ演算結果を第２のポートに格納し、パリ
ティチェック手段が第１のポートから読みだしたデータ
に対するパリティ演算を行うとともに、このパリティ演
算結果と第２のポートから読みだしたデータとを比較し
て第１のポートにおける書き込みデータの誤りの有無を
示すパリティチェック結果の出力を発生し、イネーブル
制御手段が、第２のポートを書き込みデータの誤り検出
に必要な時間のみ動作させるように制御する。

【００１０】(3) (1) または (2)の場合に、メモリ手段
における読みだしイネーブル信号の入力時から読みだし
データの確定時までに対応する時間を計数するタイマ
と、このタイマの計数終了までの期間、パリティチェッ
ク結果の出力の不確定を示すアラーム出力を発生するマ
スク回路とを設ける。

【００１１】(4) (1) または (2)の場合に、パリティチ
ェックの開始時からパリティチェック結果の出力の確定
時までに対応する期間、このパリティチェック結果の出
力の不確定を示すアラーム出力を発生するパリティ保護
回路を設ける。

【００１２】(5) (1) または (2)の場合に、メモリ手段
におけるデータの再書き込み時、データの書き込み回数
または時間が所定値を超えたとき、メモリ手段における
データの書き込みを制限するデータ保護回路を設ける。

【００１３】(6) (1) の場合に、メモリ手段における第
１のＲＡＭと第２のＲＡＭを、それぞれデュアルポート
ＲＡＭから構成するとともに、パリティ演算手段と、パ
リティチェック手段と、イネーブル制御手段とを２系列
備え、２種類の入力データに対応して、各入力データと
そのパリティ演算結果とを第１のＲＡＭと第２のＲＡＭ
に格納して、それぞれパリティチェックを行うととも
に、このパリティチェック結果書き込みデータに誤りが
あったときメモリ手段におけるデータの再書き込みを行
い、さらに、第２のＲＡＭを書き込みデータの誤り検出
に必要な時間のみ動作させるように制御する。

【００１４】(7) (6) の場合に、メモリ手段における読
みだしイネーブル信号の入力時から読みだしデータの確
定までに対応する時間を計数するタイマと、このタイマ
の計数終了までの期間、パリティチェック結果の出力の
不確定を示すアラーム出力を発生するマスク回路とを、
２種類の入力データに対応して２系統設ける。

【００１５】(8) (6) の場合に、パリティチェックの開
始時からパリティチェック結果の出力の確定までに対応
する期間、このパリティチェック結果の出力の不確定を
示すアラーム出力を発生するパリティ保護回路を２種類
の入力データに対応して２系統設ける。

【００１６】(9) (6) の場合に、メモリ手段におけるデ
ータの再書き込み時、データの書き込み回数または時間
が所定値を超えたとき、メモリ手段におけるデータの書
き込みを制限するデータ保護回路を２種類の入力データ
に対応して２系統設ける。

【００１７】(10) また本発明は、シリアルデータから
なる入力データをパラレルデータに変換するＳ／Ｐ変換
手段と、このパラレルデータを格納するＲＡＭからなる
メモリ手段と、Ｓ／Ｐ変換手段から出力されたパラレル
データとメモリ手段から読みだされたパラレルデータと
を比較して、メモリ手段における書き込みデータの誤り
を検出するデータ比較手段と、メモリ手段におけるデー
タの書き込みと、この書き込みデータの誤り検出時、メ
モリ手段におけるデータの再書き込みを行わせるイネー
ブル制御手段とを備えて構成される。

【００１８】(11) (10)の場合に、メモリ手段における
データの再書き込み時、データの書き込み回数または時
間が所定値を超えたとき、メモリ手段におけるデータの
書き込みを制限するデータ保護回路を設ける。

【００１９】

【作用】図１は、本発明の原理的構成を示したものであ
って、（ａ）はパリティチェックによってデータ書き込
み誤りを検出する場合を示し、（ｂ）はデータ比較によ
ってデータ書き込み誤りを検出する場合を示している。

【００２０】(1) 本発明においては、図１（ａ）に示さ
れるように、Ｓ／Ｐ変換手段１によって、シリアルデー
タからなる書き込みデータをパラレルデータに変換し、
パリティ演算手段２によって、このパラレルデータに対
するパリティ演算を行い、イネーブル制御手段５の制御
に応じて、メモリ手段３における第１のＲＡＭにこのパ
ラレルデータを格納し、第２のＲＡＭにこのパリティ演
算結果を格納する。

【００２１】そして、パリティチェック手段４で、第１
のＲＡＭから読みだしたデータに対するパリティ演算を
行うとともに、このパリティ演算結果と、第２のＲＡＭ
から読みだしたデータとを比較して、第１のＲＡＭにお
ける書き込みデータの誤りの有無を示すパリティチェッ
ク結果の出力を発生する。

【００２２】パリティチェックの結果、書き込みデータ
に誤りがあったときは、イネーブル制御手段５の制御に
応じて、メモリ手段３においてデータの再書き込みを行
わせる。さらに、イネーブル制御手段５によって、第２
のＲＡＭを、書き込みデータの誤り検出に必要な時間の
み動作させるように制御する。

【００２３】従って本発明によれば、メモリに対するデ
ータ書き込み時に誤りが発生した場合、効率よく再度の
書き込みを行うことができる。また、メモリにデータの
書き込みを行う際の、メモリ故障検出のためのパリティ
ビットによる消費電力の増加を有効に抑制することがで
きる。

【００２４】(2) (1) の場合に、メモリ手段３における
第１のＲＡＭと第２のＲＡＭを、デュアルポートＲＡＭ
から構成して、パラレルデータを第１のポートに格納す
るとともに、パリティ演算結果を第２のポートに格納す
る。

【００２５】そして、パリティチェック手段４が第１の
ポートから読みだしたデータに対するパリティ演算を行
うとともに、このパリティ演算結果と第２のポートから
読みだしたデータとを比較して、第１のポートにおける
書き込みデータの誤りの有無を示すパリティチェック結
果の出力を発生する。また、イネーブル制御手段５が、
第２のポートを書き込みデータの誤り検出に必要な時間
のみ動作させるように制御する。

【００２６】従って、メモリに対するデータ書き込み時
に誤りが発生した場合、効率よく再度の書き込みを行う
ことができるとともに、メモリ故障検出のためのパリテ
ィビットによる消費電力の増加を有効に抑制することが
できる。この際、第１のＲＡＭと第２のＲＡＭとを有す
るメモリ手段３を、デュアルポートＲＡＭから構成した
ので、メモリの個数を少なくすることができる。

【００２７】(3) (1) または(2) の場合に、タイマ２４
を設けて、メモリ手段３における読みだしイネーブル信
号の入力時から読みだしデータの確定までに対応する時
間を計数し、マスク回路２５を設けて、タイマ２４の計
数終了までの期間、パリティチェック結果の出力の不確
定を示すアラーム出力を発生する。

【００２８】このようにすることによって、メモリから
の読みだしデータの不確定に基づく、不安定なパリティ
チェック出力の発生を防止することができる。

【００２９】(4) (1) または(2) の場合に、パリティ保
護回路２６を設けて、パリティチェックの開始時からパ
リティチェック結果の出力の確定までに対応する期間、
パリティチェック結果の出力の不確定を示すアラーム出
力を発生する。

【００３０】このようにすることによって、メモリから
の読みだしデータの不確定に基づく、不安定なパリティ
チェック出力の発生を防止することができる。

【００３１】(5) (1) または(2) の場合に、データ保護
回路２８を設けて、メモリ手段３におけるデータの再書
き込み時、データの書き込み回数または時間が所定値を
超えたとき、メモリ手段３におけるデータの書き込みを
制限する。

【００３２】このようにすることによって、メモリ手段
３におけるデータの再書き込み時、多数回、書き込みデ
ータに誤りが発生した場合に、次に入力される書き込み
データに影響がないようにすることができる。

【００３３】(6) (1) の場合に、メモリ手段３における
第１のＲＡＭと第２のＲＡＭとを、それぞれデュアルポ
ートＲＡＭから構成するとともに、パリティ演算手段
と、パリティチェック手段と、イネーブル制御手段とを
２系列設けて、２種類の入力データに対応して、各入力
データとそのパリティ演算結果とを第１のＲＡＭと第２
のＲＡＭに格納して、それぞれパリティチェックを行
う。

【００３４】そして、パリティチェック結果書き込みデ
ータに誤りがあったときは、メモリ手段３におけるデー
タの再書き込みを行うとともに、第２のＲＡＭを書き込
みデータの誤り検出に必要な時間のみ動作させるように
制御する。

【００３５】従って２種類のデータに対応して、メモリ
に対するデータ書き込み時に誤りが発生した場合、効率
よく再度の書き込みを行うことができる。また、メモリ
にデータの書き込みを行う際の、メモリ故障検出のため
のパリティビットによる消費電力の増加を有効に抑制す
ることができる。

【００３６】(7) (6) の場合に、メモリ手段３における
読みだしイネーブル信号の入力時から読みだしデータの
確定までに対応する時間を計数するタイマと、このタイ
マの計数終了までの期間、パリティチェック結果の出力
の不確定を示すアラーム出力を発生するマスク回路と
を、２種類の書き込みデータに対応して２系統設ける。

【００３７】このようにすることによって、書き込みデ
ータが２種類の場合に、メモリからの読みだしデータの
不確定に基づく、不安定なパリティチェック出力の発生
を防止することができる。

【００３８】(8) (6) の場合に、パリティチェックの開
始時からパリティチェック結果の出力の確定までに対応
する期間、このパリティチェック結果の出力の不確定を
示すアラーム出力を発生するパリティ保護回路を２種類
の入力データに対応して２系統設ける。

【００３９】このようにすることによって、書き込みデ
ータが２種類の場合に、メモリからの読みだしデータの
不確定に基づく、不安定なパリティチェック出力の発生
を防止することができる。

【００４０】(9) (6) の場合に、メモリ手段３における
データの再書き込み時、データの書き込み回数または時
間が所定値を超えたとき、メモリ手段３におけるデータ
の書き込みを制限するデータ保護回路を２種類の書き込
みデータに対応して２系統設ける。

【００４１】このようにすることによって、書き込みデ
ータが２種類の場合に、メモリ手段３におけるデータの
再書き込み時、多数回、書き込みデータに誤りが発生し
たときに、次に入力される書き込みデータに影響がない
ようにすることができる。

【００４２】(10) また本発明においては、図１（ｂ）
に示されるように、Ｓ／Ｐ変換手段１によって、シリア
ルデータからなる入力データをパラレルデータに変換
し、イネーブル制御手段５の制御に応じて、メモリ手段
３Ａにこのパラレルデータを格納する。

【００４３】そして、データ比較手段６によって、Ｓ／
Ｐ変換手段１から出力されたパラレルデータと、メモリ
手段３Ａから読みだされたパラレルデータとを比較する
ことによって、メモリ手段３Ａにおける書き込みデータ
の誤りを検出し、書き込みデータの誤り検出時、イネー
ブル制御手段５の制御に応じて、メモリ手段３Ａにおけ
るデータの再書き込みを行わせる。

【００４４】従って本発明によれば、メモリに対するデ
ータ書き込み時に誤りが発生した場合、効率よく再度の
書き込みを行うことができる。

【００４５】(11) (10) の場合に、データ保護回路２８
を設けて、メモリ手段３Ａにおけるデータの再書き込み
時、データの書き込み回数または時間が所定値を超えた
とき、メモリ手段３Ａにおけるデータの書き込みを制限
する。

【００４６】このようにすることによって、メモリ手段
３Ａにおけるデータの再書き込み時、多数回、書き込み
データに誤りが発生したときに、次に入力される書き込
みデータに影響がないようにすることができる。

【００４７】

【実施例】図２は、本発明の実施例（１）の構成を示し
たものであって、１１はシングルポートのＲＡＭであっ
て、パラレルデータからなる入力データを格納する。１
２はシングルポートのＲＡＭであって、入力データのパ
リティビットを格納する。１３はパリティ演算回路であ
って、入力データのパリティ演算を行ってパリティビッ
トを発生する。１４はパリティ演算回路であって、ＲＡ
Ｍ１１の出力のパリティ演算を行うとともに、演算結果
とＲＡＭ１２の出力との比較を行うことによって、ＲＡ
Ｍ１１に書き込まれたデータのパリティチェックを行っ
て、ＲＡＭ１１に書き込まれたデータに誤りがあるか否
かを判定する。１５はイネーブル制御回路であって、Ｒ
ＡＭ１１，１２に対する書き込みを可能にするライトイ
ネーブル信号と、読み出しを可能にするリードイネーブ
ル信号とを出力するとともに、ＲＡＭ１２の動作時間の
限定を行う。

【００４８】１６はシリアル／パラレル（Ｓ／Ｐ）変換
回路であって、シリアルデータからなる書き込みデータ
をパラレルデータに変換する。１７はパラレル／シリア
ル（Ｐ／Ｓ）変換回路であって、パラレルデータをシリ
アルデータからなる読み出しデータに変換する、１８は
書き込みアドレス発生回路であって、ＲＡＭ１１，１２
に対するライトアドレスの設定・出力を行う。１９は読
み出しアドレス発生回路であって、ＲＡＭ１１，１２に
対するリードアドレスの設定・出力を行う。２０はアド
レス選択回路であって、書き込みアドレス発生回路１８
からのライトアドレスと、読み出しアドレス発生回路１
９からの読み出しアドレスとから選択して、ＲＡＭ１
１，１２に供給する。

【００４９】図２の実施例において、イネーブル制御回
路１５は、パリティチェックによるメモリ故障検出に十
分な時間だけ、リードイネーブル信号を出力することに
よって、パリティビットを格納するＲＡＭの動作時間を
制限して、その消費電力を低減する作用を行う。

【００５０】またＲＡＭにデータの書き込みを行ったの
ち、イネーブル制御回路１５からリードイネーブル信号
を出力することによって、ＲＡＭに書き込んだデータを
読み出して、パリティ演算回路１４に出力する。パリテ
ィ演算回路１４においてパリティのチェックを行うこと
によって、ＲＡＭからの読み出しデータに誤りがあると
判定された場合、書き込みアドレス発生回路１８からの
書き込みアドレスを変化させないで、アドレス選択回路
２０で、再び書き込みアドレス発生回路１８からの書き
込みアドレスを選択して、ＲＡＭに与える。

【００５１】そして、イネーブル制御回路１５からライ
トイネーブル信号を出力することによって、再度、Ｓ／
Ｐ変換回路１６からのパラレルデータとパリティ演算回
路１３からのパリティビットをＲＡＭに書き込む。これ
によって、メモリにおけるデータ書き込みの誤り発生
時、効率よくＲＡＭの書き込みデータの誤り修正を行う
ことができる。

【００５２】図３は、図２の実施例における動作タイミ
ングを示したものであって、メモリのデータ書き込み時
に誤りが生じた場合の動作タイミングを例示している。
図中、（ａ）はＲＡＭに対するライトイネーブル信号で
あって、“Ｈ”のとき、データ書き込み動作が行われ
る。（ｂ）はＲＡＭに対するリードイネーブル信号であ
って、“Ｈ”のとき、データ読み出し動作が行われる。
（ｃ）はＳ／Ｐ変換回路への書き込みデータを示し、
（ｄ）はＳ／Ｐ変換回路からＲＡＭへの書き込みデータ
である。

【００５３】Ｓ／Ｐ変換回路１６において、書き込みデ
ータＡ１〜Ａ８をシリアル／パラレル変換することによ
って、（ｅ）の時間にパリティ演算と、ＲＡＭのデータ
書き込み，読み出しと、パリティチェックとを行う。パ
リティチェックの結果、ＲＡＭに書き込みを行ったデー
タに誤りがあると判定されたときは、イネーブル制御回
路１５からライトイネーブル信号を出力することによっ
て、パリティ演算回路１３からのパリティビットと、Ｓ
／Ｐ変換回路１６からの書き込みデータＡ１〜Ａ８と
を、再度ＲＡＭに書き込むことができる。

【００５４】すなわち、（ｆ）の時間に、Ｓ／Ｐ変換回
路１６からの書き込みデータのパリティ演算を行い、
（ｇ）の時間に、Ｓ／Ｐ変換回路１６からの書き込みデ
ータと、パリティ演算回路１３からの演算結果のデータ
とをＲＡＭに書き込み、（ｈ）の時間にイネーブル制御
回路１５からリードイネーブル信号を出力して、ＲＡＭ
に書き込んだデータを読み出し、（ｉ）の時間にパリテ
ィ演算回路１４でパリティチェックを行ってＲＡＭに書
き込まれたデータの誤り判定を行う。

【００５５】ＲＡＭに書き込まれたデータに誤りがある
と判定された場合は、（ｋ）の時間にイネーブル制御回
路１５からライトイネーブル信号を出力して、再度、Ｒ
ＡＭにデータを書き込み、（ｌ）の時間にイネーブル制
御回路１５からリードイネーブル信号を出力して、ＲＡ
Ｍに書き込んだデータを読み出し、（ｍ）の時間にパリ
ティ演算回路１４でＲＡＭに対する書き込みデータの誤
り判定を行って、誤りがないときは、データＡ１〜Ａ８
の書き込みに関する動作を終了する。ＲＡＭからの読み
出しデータは、Ｐ／Ｓ変換回路１７において再びシリア
ルデータに変換されて出力される。

【００５６】このようにすることによって、ＲＡＭへの
データ書き込みサイクル内において、書き込みデータに
誤りがあると判定された場合、再度、ＲＡＭに対するデ
ータの書き込みを行うことができるので、効率よくメモ
リデータの誤り修正を行うことができる。

【００５７】図４は、本発明の実施例（２）の構成を示
したものであって、２１はデュアルポートのＲＡＭであ
って、パラレルデータからなる２種類の入力データを格
納する。２２はデュアルポートのＲＡＭであって、パラ
レルデータからなる２種類の入力データのパリティビッ
トを格納する。図中において、図２におけると同じもの
を同じ番号で示し、Ｉを付して示す第１のデータを処理
する。

【００５８】また、パリティ演算回路１３Ａはパリティ
演算回路１３と、パリティ演算回路１４Ａはパリティ演
算回路１４と、イネーブル制御回路１５Ａはイネーブル
制御回路１５と、Ｓ／Ｐ変換回路１６ＡはＳ／Ｐ変換回
路１６と、Ｐ／Ｓ変換回路１７ＡはＰ／Ｓ変換回路１７
と、書き込みアドレス発生回路１８Ａは書き込みアドレ
ス発生回路１８と、読みだしアドレス発生回路１９Ａは
読みだしアドレス発生回路１９と、アドレス選択回路２
０Ａはアドレス選択回路２０と、それぞれ同等であっ
て、IIを付して示す第２のデータを処理する。

【００５９】図４に示された実施例においては、図２の
実施例におけるシングルポートのＲＡＭ１１，１２に代
えてデュアルポートのＲＡＭ２１，２２を使用し、第１
のデータに対応する図２の実施例に示されたものと同じ
周辺回路と、第２のデータに対応する、図４において添
字Ａを付して示す周辺回路とによって、第１の書き込み
データＩと、第２の書き込みデータIIとを処理して、第
１の読み出しデータＩと、第２の読み出しデータIIとを
出力する。また、ＲＡＭ２１から読みだされた、第１の
パラレルデータおよび第２のパラレルデータと、ＲＡＭ
２２から読みだされた、第１のパリティビットおよび第
２のパリティビットとによって、パリティ演算回路１
４，１４Ａにおいて、パリティチェックを行って、パリ
ティチェック結果Ｉと、パリティチェック結果IIとを出
力する。

【００６０】この場合に、書き込みデータＩ，IIに対し
て、パリティチェック時間制御信号Ｉ，IIに応じて、パ
リティチェックによるメモリ故障検出を行うのに十分な
時間だけ、イネーブル制御回路１５，１５Ａでイネーブ
ル信号を発生させて、パリティビットを格納するＲＡＭ
の動作時間を制限することによって、２種類のデータに
対するメモリ故障検出を行うための、消費電力を低減す
ることができる。またパリティ演算回路１４，１４Ａに
おけるパリティチェックによって、ＲＡＭの書き込みデ
ータに誤りがあると判定された場合には、ＲＡＭへのデ
ータ書き込みサイクル内で、再度書き込みを行うことが
でき、効率よくメモリデータの誤り修正を行うことがで
きる。

【００６１】図５は、本発明の実施例（３）の構成を示
したものであって、図２におけると同じものを同じ番号
で示し、２３は第１のポートにおいて入力データの書き
込み，読みだしを行い、第２のポートにおいて入力デー
タのパリティビットの書き込み，読みだしを行う、デュ
アルポートのＲＡＭである。

【００６２】図５に示された実施例は、図２の実施例に
おけるシングルポートのＲＡＭ１１，１２をデュアルポ
ートのＲＡＭ２３に代えたものであって、１個のＲＡＭ
によって図２に示された実施例と同様の動作を行うこと
ができる。この際、パリティチェックによるメモリ故障
検出を行うのに十分な時間だけ、イネーブル制御回路１
５でイネーブル信号を発生させて、ＲＡＭにおけるパリ
ティビットを格納するポートの動作時間を制限すること
によって、消費電力を低減することができる。またパリ
ティ演算回路１４において、ＲＡＭの第１のポートのデ
ータと第２のポートのデータとを用いてパリティチェッ
クを行うことによって、ＲＡＭの書き込みデータに誤り
があると判定された場合には、再度書き込みを行って、
効率よくメモリデータの誤り修正を行うことができる。

【００６３】図６は、本発明の実施例（４）の構成を示
したものであって、３１は図２の実施例に示された構成
を示し、２４はイネーブル制御回路に対するパリティチ
ェック時間制御信号の入力時、一定時間を計数して出力
を発生するタイマ、２５はタイマ２４の出力発生までの
間、パリティチェック結果の出力の不確定を示すアラー
ム出力を発生するマスク回路である。

【００６４】タイマ２４は、パリティチェック時間制御
信号の入力によって、イネーブル制御回路１５からイネ
ーブル信号が出力されて、ＲＡＭから読みだされるデー
タが確定するまでの時間を計数する。マスク回路２５は
この時間の経過までアラーム出力を発生することによっ
て、パリティ演算回路１４からのパリティチェック結果
のデータが確定していないことを示す。

【００６５】図６に示された実施例によれば、パリティ
チェックによってＲＡＭの故障検出を行うのに十分な時
間だけ、イネーブル制御回路１５からイネーブル信号を
発生させて、パリティビットを格納するＲＡＭの動作時
間を制限することによって、消費電力を低減することが
できるとともに、ＲＡＭの動作開始時の不安定なパリテ
ィチェック結果の出力を表示することができる。また、
パリティ演算回路１４によるパリティチェック結果、Ｒ
ＡＭの書き込みデータに誤りがあると判定された場合に
は、再度、ＲＡＭの書き込みを行うことができる。な
お、この場合、ＲＡＭを図５の実施例と同様なデュアル
ポートＲＡＭとしてもよい。

【００６６】図７は、本発明の実施例（５）の構成を示
したものであって、図２におけると同じものを同じ番号
で示し、２６はパリティチェック結果の出力の不確定を
示すアラーム出力を発生するパリティ保護回路である。

【００６７】パリティ保護回路２６は、パリティ演算回
路１４におけるパリティチェックの開始によって、パリ
ティチェック結果の信号に変化が生じたときから一定時
間を計数し、この時間の経過までアラーム出力を発生す
ることによって、パリティ演算回路１４からのパリティ
チェック結果のデータが確定していないことを示す。

【００６８】図７に示された実施例によれば、パリティ
チェックによってＲＡＭの故障検出を行うのに十分な時
間だけ、イネーブル制御回路１５からイネーブル信号を
発生させて、パリティビットを格納するＲＡＭの動作時
間を制限することによって、消費電力を低減することが
できるとともに、ＲＡＭの動作開始時の不安定なパリテ
ィチェック結果の出力を表示することができる。また、
パリティ演算回路１４によるパリティチェック結果、Ｒ
ＡＭの書き込みデータに誤りがあると判定された場合に
は、再度、ＲＡＭの書き込みを行うことができる。な
お、この場合、ＲＡＭを図５の実施例と同様なデュアル
ポートＲＡＭとしてもよい。

【００６９】図８は、本発明の実施例（６）の構成を示
したものであって、３２は図４の実施例に示された構成
を示し、２４はパリティチェック時間制御信号Ｉの入力
時、一定時間を計数して出力を発生するタイマ、２４Ａ
はパリティチェック時間制御信号IIの入力時、一定時間
を計数して出力を発生するタイマ、２５はタイマ２４の
出力発生までの間、パリティチェック結果の出力の不確
定を示すアラーム出力Ｉを発生するマスク回路、２５Ａ
はタイマ２４Ａの出力発生までの間、パリティチェック
結果の出力の不確定を示すアラーム出力IIを発生するマ
スク回路である。

【００７０】タイマ２４は、パリティチェック時間制御
信号Ｉの入力によって、イネーブル制御回路１５からイ
ネーブル信号が出力されて、ＲＡＭから読みだされるデ
ータが確定するまでの時間を計数する。マスク回路２５
はこの時間の経過までアラーム出力Ｉを発生することに
よって、パリティ演算回路１４からのパリティチェック
結果のデータが確定していないことを示す。

【００７１】タイマ２４Ａは、パリティチェック時間制
御信号IIの入力によって、イネーブル制御回路１５Ａか
らイネーブル信号が出力されて、ＲＡＭから読みだされ
るデータが確定するまでの時間を計数する。マスク回路
２５Ａはこの時間の経過までアラーム出力IIを発生する
ことによって、パリティ演算回路１４Ａらのパリティチ
ェック結果のデータが確定していないことを示す。

【００７２】図８に示された実施例によれば、２種類の
データを取り扱う場合に、パリティチェックによってＲ
ＡＭの故障検出を行うのに十分な時間だけ、イネーブル
制御回路１５，１５Ａからイネーブル信号を発生させ
て、パリティビットを格納するＲＡＭの動作時間を制限
することによって、消費電力を低減することができると
ともに、ＲＡＭの動作開始時の不安定なパリティチェッ
ク結果の出力を表示することができる。また、パリティ
演算回路１４，１４Ａによるパリティチェック結果、Ｒ
ＡＭの書き込みデータに誤りがあると判定された場合に
は、再度、ＲＡＭの書き込みを行うことができる。

【００７３】図９は、本発明の実施例（７）の構成を示
したものであって、図８におけると同じものを同じ番号
で示し、２６はパリティチェック結果Ｉの出力の不確定
を示すアラーム出力Ｉを発生するパリティ保護回路、２
６Ａはパリティチェック結果IIの出力の不確定を示すア
ラーム出力IIを発生するパリティ保護回路である。

【００７４】パリティ保護回路２６は、パリティ演算回
路１４におけるパリティチェックの開始によって、パリ
ティチェック結果Ｉの信号に変化が生じたときから一定
時間を計数し、この時間の経過までアラーム出力Ｉを発
生することによって、パリティ演算回路１４からのパリ
ティチェック結果Ｉのデータが確定していないことを示
す。

【００７５】パリティ保護回路２６Ａは、パリティ演算
回路１４Ａにおけるパリティチェックの開始によって、
パリティチェック結果IIの信号に変化が生じたときから
一定時間を計数し、この時間の経過までアラーム出力II
を発生することによって、パリティ演算回路１４Ａから
のパリティチェック結果IIのデータが確定していないこ
とを示す。

【００７６】図９に示された実施例によれば、デュアル
ポートＲＡＭを使用して２種類のデータを取り扱う場合
に、パリティチェックによってＲＡＭの故障検出を行う
のに十分な時間だけ、イネーブル制御回路１５，１５Ａ
からイネーブル信号を発生させて、パリティビットを格
納するＲＡＭの動作時間を制限することによって、消費
電力を低減することができるとともに、ＲＡＭの動作開
始時の不安定なパリティチェック結果の出力を表示する
ことができる。また、パリティ演算回路１４，１４Ａに
よるパリティチェック結果、ＲＡＭの書き込みデータに
誤りがあると判定された場合には、再度、ＲＡＭの書き
込みを行うことができる。

【００７７】図１０は、本発明の実施例（８）の構成を
示したものであって、図２におけると同じものを同じ番
号で示し、２７はＳ／Ｐ変換回路１６からの書き込みデ
ータと、ＲＡＭ１１からの読み出しデータとの比較を行
うデータ比較回路である。

【００７８】ＲＡＭにデータの書き込みを行ったのち、
イネーブル制御回路１５からリードイネーブル信号を出
力し、ＲＡＭに書き込まれたデータを読みだして、デー
タ比較回路２７に入力する。データ比較回路２７におい
てＳ／Ｐ変換回路１６からのデータと比較することによ
って、ＲＡＭからの読み出しデータに誤りがあると判定
された場合は、書き込みアドレス発生回路１８からのア
ドレスを変化させずに、アドレス選択回路２０で、書き
込みアドレス発生回路１８からのアドレスを選択して、
ＲＡＭに出力する。これと同時に、イネーブル制御回路
１５から再度、ＲＡＭにライトイネーブル信号を出力す
ることによって、Ｓ／Ｐ変換回路１６からの書き込みデ
ータを、再びＲＡＭに書き込むことができる。

【００７９】図１０に示された実施例によれば、ＲＡＭ
におけるデータ書き込み時に、誤りが発生した場合に、
効率よくＲＡＭのデータの誤り修正を行うことができ
る。また、パリティビットを使用しないので、ＲＡＭに
おいてパリティビット分のメモリ領域を有効に利用する
ことができる。

【００８０】図１１は、図１０の実施例における動作タ
イミングを示したものであって、メモリのデータ書き込
み時に誤りが生じた場合の動作タイミングを例示してい
る。図中、（ａ）はＲＡＭに対するライトイネーブル信
号であって、“Ｈ”のとき、データ書き込み動作が行わ
れる。（ｂ）はＲＡＭに対するリードイネーブル信号で
あって、“Ｈ”のとき、データ読み出し動作が行われ
る。（ｃ）はＳ／Ｐ変換回路への書き込みデータを示
し、（ｄ）はＳ／Ｐ変換回路からＲＡＭへの書き込みデ
ータである。

【００８１】Ｓ／Ｐ変換回路１６において、書き込みデ
ータＡ１〜Ａ８をシリアル／パラレル変換することによ
って、（ｅ）の時間にＲＡＭのデータ書き込み，読み出
しと、データの比較とを行う。比較結果、ＲＡＭに書き
込みを行ったデータに誤りがあると判定されたときは、
イネーブル制御回路１５からライトイネーブル信号を出
力することによって、Ｓ／Ｐ変換回路１６からの書き込
みデータＡ１〜８を、再度ＲＡＭに書き込むことができ
る。

【００８２】すなわち、（ｇ）の時間に、Ｓ／Ｐ変換回
路１６からのシリアル／パラレル変換したデータＡ１〜
Ａ８をＲＡＭに書き込み、（ｈ）の時間にイネーブル制
御回路１５からリードイネーブル信号を出力して、ＲＡ
Ｍに書き込んだデータを読み出し、（ｊ）の時間にデー
タ比較回路２７でデータの比較を行ってＲＡＭに書き込
まれたデータの誤り判定を行う。

【００８３】ＲＡＭに書き込まれたデータに誤りがある
と判定された場合は、（ｋ）の時間にイネーブル制御回
路１５からライトイネーブル信号を出力して、再度、Ｒ
ＡＭにデータを書き込み、（ｌ）の時間にイネーブル制
御回路１５からリードイネーブル信号を出力して、ＲＡ
Ｍに書き込んだデータを読み出し、（ｎ）の時間にデー
タ比較回路２７でＲＡＭに対する書き込みデータの誤り
判定を行って、誤りがないときは、データＡ１〜Ａ８の
書き込みに関する動作を終了する。ＲＡＭからの読み出
しデータは、Ｐ／Ｓ変換回路１７において再びシリアル
データに変換されて出力される。

【００８４】このようにすることによって、ＲＡＭへの
データ書き込みサイクル内において、書き込みデータに
誤りがあると判定された場合、再度、ＲＡＭに対するデ
ータの書き込みを行うことができるので、効率よくメモ
リデータの誤り修正を行うことができる。

【００８５】図１２は、本発明の実施例（９）の構成を
示したものであって、図２におけると同じものを同じ番
号で示し、２８はデータの書き込みサイクル内におけ
る、メモリの誤り修正の回数または時間の制御を行うデ
ータ保護回路である。

【００８６】データ保護回路２８は、パリティ演算回路
１４からのパリティチェック結果の信号において、連続
して複数回の誤り発生が判定された場合、データの書き
込みサイクル内における、ＲＡＭに対するデータの書き
込み回数または書き込み時間が制限値を超えたとき、Ｒ
ＡＭに対するデータの書き込みを行わないようにして、
次の入力書き込みデータの処理に影響がないようにす
る。またこの際、システム（装置）等にとって無効なデ
ータを、ＲＡＭに書き込むようにすることもできる。

【００８７】図１２に示された実施例によれば、パリテ
ィチェックによってＲＡＭの故障検出を行うのに十分な
時間だけ、イネーブル制御回路１５からイネーブル信号
を発生させて、パリティビットを格納するＲＡＭの動作
時間を制限することによって、消費電力を低減すること
ができる。また、パリティ演算回路１４によるパリティ
チェック結果、ＲＡＭの書き込みデータに誤りがあると
判定された場合には、再度、ＲＡＭの書き込みを行うこ
とができる。さらに、連続してＲＡＭにおける書き込み
データに誤りが発生した場合には、データの書き込み動
作を制御することによって、次に入力される書き込みデ
ータに影響がないようにすることが可能になる。なお、
この場合、ＲＡＭを図５の実施例と同様なデュアルポー
トＲＡＭとしてもよい。

【００８８】図１３は、本発明の実施例（１０）の構成
を示したものであって、図４におけると同じものを同じ
番号で番号で示し、２８は書き込みデータＩの書き込み
サイクル内における、メモリの誤り修正の回数または時
間の制御を行うデータ保護回路、２８Ａは書き込みデー
タIIの書き込みサイクル内における、メモリの誤り修正
の回数または時間の制御を行うデータ保護回路である。

【００８９】データ保護回路２８は、パリティ演算回路
１４からのパリティチェック結果Ｉの出力において、連
続して複数回の誤り発生が判定されたとき、データの書
き込みサイクル内における、ＲＡＭに対するデータの書
き込み回数または書き込み時間が制限値を超えたとき、
ＲＡＭに対するデータの書き込みを行わないようにし
て、次の入力書き込みデータの処理に影響がないように
する。またこの際、システム（装置）等にとって無効な
データを、ＲＡＭに書き込むようにすることもできる。

【００９０】データ保護回路２８Ａは、パリティ演算回
路１４Ａからのパリティチェック結果IIの出力におい
て、連続して複数回の誤り発生が判定されたとき、デー
タの書き込みサイクル内における、ＲＡＭに対するデー
タの書き込み回数または書き込み時間が制限値を超えた
とき、ＲＡＭに対するデータの書き込みを行わないよう
にして、次の入力書き込みデータの処理に影響がないよ
うにする。またこの際、システム（装置）等にとって無
効なデータを、ＲＡＭに書き込むようにすることもでき
る。

【００９１】図１３に示された実施例によれば、２種類
のデータに対して、図４に示された実施例と同様にし
て、パリティチェックによってＲＡＭの故障検出を行う
のに十分な時間だけ、イネーブル制御回路１５，１５Ａ
からイネーブル信号を発生させて、パリティビットを格
納するＲＡＭの動作時間を制限することによって、消費
電力を低減することができる。また、パリティ演算回路
１４，１４Ａによるパリティチェック結果、ＲＡＭの書
き込みデータに誤りがあると判定された場合には、ＲＡ
Ｍへのデータ書き込み時間内で再度、ＲＡＭの書き込み
を行うことができるとともに、連続して書き込みデータ
に誤りが発生した場合には、ＲＡＭにおけるデータの書
き込み動作を制御することによって、次に入力される書
き込みデータに影響がないようにすることが可能にな
る。またこの際、システム（装置）等に対して無効なデ
ータの書き込みを行うこともできる。

【００９２】図１４は、本発明の実施例（１１）の構成
を示したものであって、図５におけると同じものを同じ
番号で示し、２８は図１２に示されたものと同じデータ
保護回路である。

【００９３】図１４に示された実施例によれば、パリテ
ィチェックによってＲＡＭの故障検出を行うのに十分な
時間だけ、イネーブル制御回路１５からイネーブル信号
を発生させて、パリティビットを格納するＲＡＭの動作
時間を制限することによって、消費電力を低減すること
ができる。また、パリティ演算回路１４によるパリティ
チェック結果、ＲＡＭの書き込みデータに誤りがあると
判定された場合には、再度、ＲＡＭの書き込みを行うこ
とができる。さらに、連続してＲＡＭにおける書き込み
データに誤りが発生した場合には、データの書き込み動
作を制御することによって、次に入力される書き込みデ
ータに影響がないようにすることが可能になる。またこ
の際、システム（装置）等に対して無効なデータの書き
込みを行うこともできる。

【００９４】図１５は、本発明の実施例（１２）の構成
を示したものであって、３３は図１２の実施例に示され
た構成を示し、２４は図６の実施例におけると同様のタ
イマ、２５は図６の実施例におけると同様のマスク回路
である。

【００９５】図１５に示された実施例によれば、パリテ
ィチェックによってＲＡＭの故障検出を行うのに十分な
時間だけ、イネーブル制御回路１５からイネーブル信号
を発生させて、パリティビットを格納するＲＡＭの動作
時間を制限することによって、消費電力を低減すること
ができる。また、パリティ演算回路１４によるパリティ
チェック結果、ＲＡＭの書き込みデータに誤りがあると
判定された場合には、再度、ＲＡＭの書き込みを行うこ
とができるとともに、連続してＲＡＭにおける書き込み
データに誤りが発生した場合には、データの書き込み動
作を制御することによって、次に入力される書き込みデ
ータに影響がないようにすることが可能になり、この
際、システム（装置）等に対して無効なデータの書き込
みを行うこともできる。さらに、タイマ２４でタイマ動
作を行うことによって、ＲＡＭの出力が確定するまでの
時間、マスク回路２５によって、ＲＡＭの動作開始時の
不安定なパリティチェック結果の出力を表示することが
できる。

【００９６】図１６は、本発明の実施例（１３）の構成
を示したものであって、３３は図１２の実施例に示され
た構成を示し、２６は図７の実施例におけると同様のパ
リティ保護回路である。

【００９７】図１６に示された実施例によれば、図１２
の実施例におけると同様に、パリティチェックによって
ＲＡＭの故障検出を行うのに十分な時間だけ、イネーブ
ル制御回路１５からイネーブル信号を発生させて、パリ
ティビットを格納するＲＡＭの動作時間を制限すること
によって、消費電力を低減することができる。また、パ
リティ演算回路１４によるパリティチェック結果、ＲＡ
Ｍの書き込みデータに誤りがあると判定された場合に
は、再度、ＲＡＭの書き込みを行うことができるととも
に、連続してＲＡＭにおける書き込みデータに誤りが発
生した場合には、データの書き込み動作を制御すること
によって、次に入力される書き込みデータに影響がない
ようにすることが可能になり、この際、システム（装
置）等に対して無効なデータの書き込みを行うこともで
きる。さらに、パリティ保護回路２６を設けたことによ
って、図７の実施例におけると同様に、ＲＡＭの動作開
始時の不安定なパリティチェック結果の出力を表示する
アラーム出力を発生することができる。

【００９８】図１７は、本発明の実施例（１４）の構成
を示したものであって、３４は図１３の実施例に示され
た構成を示し、２４，２４Ａは図８の実施例におけると
同様のタイマ、２５，２５Ａは図８の実施例におけると
同様のマスク回路である。

【００９９】図１７の実施例によれば、２種類のデータ
に対して、図１３に示された実施例と同様にして、パリ
ティチェックによってＲＡＭの故障検出を行うのに十分
な時間だけ、イネーブル制御回路１５，１５Ａからイネ
ーブル信号を発生させて、パリティビットを格納するＲ
ＡＭの動作時間を制限することによって、消費電力を低
減することができる。また、パリティ演算回路１４，１
４Ａによるパリティチェック結果、ＲＡＭの書き込みデ
ータに誤りがあると判定された場合には、再度、ＲＡＭ
の書き込みを行うことができるとともに、連続してＲＡ
Ｍにおける書き込みデータに誤りが発生した場合には、
データの書き込み動作を制御することによって、次に入
力される書き込みデータに影響がないようにすることが
可能になり、この際、システム（装置）等に対して無効
なデータの書き込みを行うこともできる。さらに、２種
類のデータに対して、図８に示された実施例と同様にし
て、ＲＡＭの動作開始時の不安定なパリティチェック結
果の出力を表示することができる。

【０１００】図１８は、本発明の実施例（１５）の構成
を示したものであって、３４は図１３の実施例に示され
た構成を示し、２６，２６Ａは図９の実施例におけると
同様のパリティ保護回路である。

【０１０１】図１８の実施例によれば、２種類のデータ
に対して、図１３に示された実施例と同様にして、パリ
ティチェックによってＲＡＭの故障検出を行うのに十分
な時間だけ、イネーブル制御回路１５，１５Ａからイネ
ーブル信号を発生させて、パリティビットを格納するＲ
ＡＭの動作時間を制限することによって、消費電力を低
減することができる。また、パリティ演算回路１４，１
４Ａによるパリティチェック結果、ＲＡＭの書き込みデ
ータに誤りがあると判定された場合には、再度、ＲＡＭ
の書き込みを行うことができるとともに、連続してＲＡ
Ｍにおける書き込みデータに誤りが発生した場合には、
データの書き込み動作を制御することによって、次に入
力される書き込みデータに影響がないようにすることが
可能になり、この際、システム（装置）等に対して無効
なデータの書き込みを行うこともできる。さらに、２種
類のデータに対して、図９に示された実施例と同様にし
て、ＲＡＭの動作開始時の不安定なパリティチェック結
果の出力を表示することができる。

【０１０２】図１９は、本発明の実施例（１６）の構成
を示したものであって、図１０におけると同じものを同
じ番号で示し、２８は図１２の実施例におけると同様の
データ保護回路である。

【０１０３】図１９の実施例によれば、ＲＡＭにおける
データ書き込み時の、誤り発生を、データ比較回路２７
におけるデータ比較によって検出して、ＲＡＭのデータ
の誤り修正を行うことができるとともに、データ保護回
路２８によって、連続してＲＡＭにおける書き込みデー
タに誤りが発生した場合には、データの書き込み動作を
制御することによって、次に入力される書き込みデータ
に影響がないようにすることができ、この際、システム
（装置）等に対して無効なデータの書き込みを行うこと
も可能である。さらに、パリティビットを使用しないの
で、ＲＡＭにおいてパリティビット分のメモリ領域を有
効に利用することができる。

【０１０４】

【発明の効果】以上説明したように本発明によれば、メ
モリにデータの書き込みを行う際の、メモリ故障検出の
ためのパリティビットによる消費電力の増加を有効に抑
制することができる。またメモリに対するデータ書き込
み時に誤りが発生した場合、効率よく再度の書き込みを
行うことが可能になる。従って本発明によれば、通信装
置の高速化，高信頼化，低消費電力化の要求に応えるこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図であって、（ａ）
はパリティチェックによってデータ書き込み誤りを検出
する場合を示し、（ｂ）はデータ比較によってデータ書
き込み誤りを検出する場合を示す。

【図２】本発明の実施例（１）の構成を示す図である。

【図３】図２の実施例における動作タイミングを示す図
である。

【図４】本発明の実施例（２）の構成を示す図である。

【図５】本発明の実施例（３）の構成を示す図である。

【図６】本発明の実施例（４）の構成を示す図である。

【図７】本発明の実施例（５）の構成を示す図である。

【図８】本発明の実施例（６）の構成を示す図である。

【図９】本発明の実施例（７）の構成を示す図である。

【図１０】本発明の実施例（８）の構成を示す図であ
る。

【図１１】図１０の実施例における動作タイミングを示
す図である。

【図１２】本発明の実施例（９）の構成を示す図であ
る。

【図１３】本発明の実施例（１０）の構成を示す図であ
る。

【図１４】本発明の実施例（１１）の構成を示す図であ
る。

【図１５】本発明の実施例（１２）の構成を示す図であ
る。

【図１６】本発明の実施例（１３）の構成を示す図であ
る。

【図１７】本発明の実施例（１４）の構成を示す図であ
る。

【図１８】本発明の実施例（１５）の構成を示す図であ
る。

【図１９】本発明の実施例（１６）の構成を示す図であ
る。

【符号の説明】

１Ｓ／Ｐ変換手段２パリティ演算手段３メモリ手段３Ａメモリ手段４パリティチェック手段５イネーブル制御手段６データ比較手段２４タイマ２５マスク回路２６パリティ保護回路２８データ保護回路

Claims

【特許請求の範囲】

【請求項１】シリアルデータからなる書き込みデータ
をパラレルデータに変換するＳ／Ｐ変換手段（１）と、
該パラレルデータに対するパリティ演算を行うパリティ
演算手段（２）と、該パラレルデータを格納する第１の
ＲＡＭと該パリティ演算結果を格納する第２のＲＡＭと
からなるメモリ手段（３）と、該第１のＲＡＭから読み
だしたデータに対するパリティ演算を行うとともに、該
パリティ演算結果と前記第２のＲＡＭから読みだしたデ
ータとを比較して該第１のＲＡＭにおける書き込みデー
タの誤りの有無を示すパリティチェック結果の出力を発
生するパリティチェック手段（４）と、前記メモリ手段
（３）におけるデータの書き込みと、該パリティチェッ
ク結果書き込みデータに誤りがあったときのメモリ手段
（３）におけるデータの再書き込みとを行わせるととも
に、前記第２のＲＡＭを前記書き込みデータの誤り検出
に必要な時間のみ動作させるように制御するイネーブル
制御手段（５）とを備えてなることを特徴とするメモリ
故障検出・誤り修正方式。
【請求項２】前記メモリ手段（３）における第１のＲ
ＡＭと第２のＲＡＭが、デュアルポートＲＡＭからな
り、前記パラレルデータを第１のポートに格納するとと
もに、前記パリティ演算結果を第２のポートに格納し、
前記パリティチェック手段（４）が該第１のポートから
読みだしたデータに対するパリティ演算を行うともに、
該パリティ演算結果と該第２のポートから読みだしたデ
ータとを比較して該第１のポートにおける書き込みデー
タの誤りの有無を示すパリティチェック結果の出力を発
生し、前記イネーブル制御手段（５）が、該第２のポー
トを前記書き込みデータの誤り検出に必要な時間のみ動
作させるように制御することを特徴とする請求項１に記
載のメモリ故障検出・誤り修正方式。
【請求項３】請求項１または２に記載のメモリ故障検
出・誤り修正方式において、前記メモリ手段（３）にお
ける読みだしイネーブル信号の入力時から読みだしデー
タの確定時までに対応する時間を計数するタイマ（２
４）と、該タイマ（２４）の計数終了までの期間前記パ
リティチェック結果の出力の不確定を示すアラーム出力
を発生するマスク回路（２５）とを設けたことを特徴と
するメモリ故障検出・誤り修正方式。
【請求項４】請求項１または２に記載のメモリ故障検
出・誤り修正方式において、前記パリティチェックの開
始時からパリティチェック結果の出力の確定時までに対
応する期間、該パリティチェック結果の出力の不確定を
示すアラーム出力を発生するパリティ保護回路（２６）
を設けたことを特徴とするメモリ故障検出・誤り修正方
式。
【請求項５】請求項１または２に記載のメモリ故障検
出・誤り修正方式において、前記メモリ手段（３）にお
けるデータの再書き込み時、データの書き込み回数また
は時間が所定値を超えたとき、該メモリ手段（３）にお
けるデータの書き込みを制限するデータ保護回路（２
８）を設けたことを特徴とするメモリ故障検出・誤り修
正方式。
【請求項６】前記メモリ手段（３）における第１のＲ
ＡＭと第２のＲＡＭが、それぞれデュアルポートＲＡＭ
からなるとともに、前記パリティ演算手段と、パリティ
チェック手段と、イネーブル制御手段とを２系列備え、
２種類の入力データに対応して、該各入力データとその
パリティ演算結果とを前記第１のＲＡＭと第２のＲＡＭ
に格納して、それぞれパリティチェックを行うととも
に、該パリティチェック結果書き込みデータに誤りがあ
ったときメモリ手段（３）におけるデータの再書き込み
を行い、第２のＲＡＭを前記書き込みデータの誤り検出
に必要な時間のみ動作させるように制御することを特徴
とする請求項１に記載のメモリ故障検出・誤り修正方
式。
【請求項７】請求項６に記載のメモリ故障検出・誤り
修正方式において、前記メモリ手段（３）における読み
だしイネーブル信号の入力時から読みだしデータの確定
までに対応する時間を計数するタイマと、該タイマの計
数終了までの期間前記パリティチェック結果の出力の不
確定を示すアラーム出力を発生するマスク回路とを２種
類の書き込みデータに対応して２系統設けたことを特徴
とするメモリ故障検出・誤り修正方式。
【請求項８】請求項６に記載のメモリ故障検出・誤り
修正方式において、前記パリティチェックの開始時から
パリティチェック結果の出力の確定までに対応する期
間、該パリティチェック結果の出力の不確定を示すアラ
ーム出力を発生するパリティ保護回路を２種類の書き込
みデータに対応して２系統設けたことを特徴とするメモ
リ故障検出・誤り修正方式。
【請求項９】請求項５に記載のメモリ故障検出・誤り
修正方式において、前記メモリ手段（３）におけるデー
タの再書き込み時、データの書き込み回数または時間が
所定値を超えたとき、該メモリ手段（３）におけるデー
タの書き込みを制限するデータ保護回路を２種類の書き
込みデータに対応して２系統設けたことを特徴とするメ
モリ故障検出・誤り修正方式。
【請求項１０】シリアルデータからなる入力データを
パラレルデータに変換するＳ／Ｐ変換手段（１）と、該
パラレルデータを格納するＲＡＭからなるメモリ手段
（３Ａ）と、前記Ｓ／Ｐ変換手段（１）から出力された
パラレルデータとメモリ手段（３Ａ）から読みだされた
パラレルデータとを比較して該メモリ手段（３Ａ）にお
ける書き込みデータの誤りを検出するデータ比較手段
（６）と、前記メモリ手段（３Ａ）におけるデータの書
き込みと、該書き込みデータの誤り検出時、メモリ手段
（３Ａ）におけるデータの再書き込みを行わせるイネー
ブル制御手段（５）とを備えてなることを特徴とするメ
モリ故障検出・誤り修正方式。
【請求項１１】請求項１０に記載のメモリ故障検出・
誤り修正方式において、前記メモリ手段（３Ａ）におけ
るデータの再書き込み時、データの書き込み回数または
時間が所定値を超えたとき、該メモリ手段（３Ａ）にお
けるデータの書き込みを制限するデータ保護回路（２
８）を設けたことを特徴とするメモリ故障検出・誤り修
正方式。