JPS61196341A - メモリの誤り訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばマイクロコンピュータシステムの如
きコンピュータシステム、特にかかるシステムにおける
ＲＡＭ（ランタームアクセスメモリ）の誤り訂正方式に
関する。

〔従来の技術〕

マイクロコンピュータシステムにおけるＲＡＭの信頼性
を向上させる方法として、 （Ｉ）パリティビットのチェックによる方法。

（ＩＩ）ハミングコード等による検査ビットをデータに
付加する方法。

の２つの方法がよく知られている。

このうち、（Ｉ）パリティチェックによる方法では、回
路構成としては本来のデータ用メモリ素子（ＲＡＭ）の
他に、パリティビットの生成とチェックを行なうための
回路と、生成されたパリティビットを格納しておくため
のＲＡＭとが設けられる。

この場合の動作は、 １）データをＲＡＭへ書き込む際に、そのデータのパリ
ティを生成してパリティビット用のＲＡＭへ格納する。

＋１）　　データの読み出し時にそのデータに対するパ
リティを改めて生成し、データ書き込み時にＲＡＭへ格
納したパリティビットとの比較を行なってデータ誤りの
発生を検出する。

というものであり、比較的簡単な回路構成でビット誤り
を検出することができる。

次に、（ｎ）ハミングコード等による方法では、例えば
８ビツトのデータに５ビツトの検査ビットを加えること
により、１ビット誤りの検出とその訂正および２ビット
誤りの検出を行なうことができる。第６図は、誤り検出
および訂正（以下、ＥＣＣともいう。）方式の従来例を
示す構成図である。なお、同図において、２はデータ用
ＲＡＭ。

５はデータバス、１１は検査ビット用ＲＡＭ、１２゜１
３は検査ビット発生器、１４は誤り判定回路、１５は誤
りビット訂正回路である。

以下、第６図の動作について、書き込みサイクルと読み
出しサイクルとに分けて説明する。

１）データの書き込みサイクル 書き込みデータＤｗは、データ用ＲＡＭ２へ書き込まれ
る。これと同時に、検査ビット発生器１２で作られた書
き込みデータＤＷの検査ピッ）　Ｃｗが、検査ビット用
ＲＡＭ１１へ格納される。

２）データの読み出しサイクル （１）データ用ＦＬＡＭ２より読み出されるデータＤｗ
′から、データ書き込み時と同じ（検査ビット発生器１
３により、検査ビットＣＲが生成される。

（１１）誤り判定回路１４は、検査ピッ）ＣＲと検査ビ
ット用ＲＡＭ１１から読み出される検査ビットＣｗ′と
を比較する。

（ｆｉｌ）その結果、ｃＲ−Ｃｗ’のときは誤りビット
なしとして、誤りビットの訂正情報Ｅのビットをすべて
＠０＃とする。一方、ｃＲ←Ｃｗ′で、不一致のビット
のパターンが１ビット誤りに相当するものである場合は
、訂正情報Ｅのビットのうち誤りビット位置に相当する
ビットのみを′１”とする。これに対し、ｃＲ〜Ｃｗ′
で、不一致のビットのパターンが１ビット誤りに相当す
るものでない場合は、訂正不能な誤りの発生として故障
信号Ｆを発生する。

（１ｖ）誤りビット訂正回路１５ば、ＲＡＭ２からの読
み出しデータＤｗ′と訂正蕾報Ｅとの排他的論理和をと
り、その結果を読み出しデータＤＲとして出力する。こ
こで、誤りビットがない場合Ｅ　ｗＯであるからＤＲ＝
　１）ｗ／となる。また、１ビット誤りの場合データＤ
ｗ′のうち誤りビットのみ１゜０が反転する（誤りが訂
正される）。この結果、１ビット誤りの検出とその訂正
および２ビット誤りの検出が行なわれる。

〔発明が解決しようとする問題点〕

しかしながら、上記（Ｉ）の方法では誤りが発生してい
るという状態を検出するだけで、それ以上のこと、例え
ば誤りビットの特定および該ビットの反転をとることに
よるデータの訂正等を行なうことができないという、永
質的な問題を有している。

一万、上記（ＩＩ）の方法には、以下の如き問題点があ
る。

１）パリティチェック方式に比べて回路が複雑となる。

特に、第５図のＲＡＭ２．１１としては、データの入力
端子と出力端子が同一端子になっているのが一般的であ
り、このため、現実的な回路構成としては、データの書
き込み時と読出し時とでデータの向きをＤＷからＤ　Ｗ
／へ変えるべ（、）くスの切換回路が必要となる。

２）誤り訂正が可能な場合、読み出しサイクルでデータ
バス上に出るデータＤＲは訂正された正しいデータであ
るが、データ用ＦＬＡＭ２に格納されているデータは、
依然として誤りを含んだデータである。

３）データ用ＲＡＭ２のデータ訂正を行なう方法として
は、 （イ）誤り発生アドレス、誤り訂正情報等をノ・−ドウ
エアで一時保持しておき、後でそれらの情報を用いてソ
フトウェアで訂正を行なう方法。

（ロ）誤り訂正回路で訂正されたデータＤＲを使って、
直ちにデータ用ＲＡＭへ書き込むためのメモリサイクル
’！−ＣＰＵの動作とは無関係に、或はＣＰＵの動作を
一時中断して発生させ、ＲＡＭへ訂正されたデータＤＲ
ｔ″書き込む方法。

があるが、いずれの方法もそのための特別な回路を新た
に必要とする。特に、後者の場合は回路構成が複雑とな
るのに加えて、回路の動作タイミングを保証することが
きわめて難しくなる。

〔問題点を解決するための手段および作用〕マイクロコ
ンピュータシステムにおけるデータバスとメモリ（ＲＡ
Ｍ）との間に、ＲＡＭへの書き込みデータに対して誤り
訂正と誤り検出が可能となるような検査ビットを加えた
冗長データを生成する機能を有する回路と、ＲＡＭから
のデータ読み出し時にその冗長データから誤りの検出と
訂正ヲ行すってマイクロコンピュータへの読み出しデー
タを再生する機能を有する回路とを設けることにより、
マイクロコンピュータのデータ読み出しにおけるデータ
の誤り訂正、誤り検出を行なうとともに、この機能とマ
イクロコンピュータがメモリの読み出し、書き込みを行
なう動作とを組み合わせて、メモリに格納されているデ
ータの誤り訂正をも行なうようにする。

〔発明の実施例〕

第１図はこの発明の実施例を示す構成図、第２図はマイ
クロコンピュータの動作を説明するためのフローチャー
トである。第１図に示されるように、この実施例はマイ
クロコンピュータ１、ＦＬＡ。

Ｍ２、検査ビットデコーダ６、検査ピットデコーダ４、
データバス５、アドレス・コントロールバス６およびＥ
ＣＣバス７等から構成される。

まず、メモリへの書き込みサイクルでは、マイクロコン
ピュータ１は書き込みデータＤｗをデータバス５に、書
き込み先アドレスＡをアドレス・コントロールバス６へ
それぞれ出力するとともに、書き込み制御信号Ｗをアク
ティブにする。検査ピットエンコーダ３は、書き込み制
御信号Ｗがアクティブになっている間、データバス５か
らの人力データＤＷに応じて、このデータＤＷとＤＷに
対応する検査ビットとを合わせた冗長データＣｗをＥＣ
Ｃバス７に出力する。ＲＡＭ２は書き込み制御信号Ｗが
アクティブの間、ＥＣＣバス７に出力されている冗長デ
ータＣｗを、書き込み制御信号Ｗがアクティブ→イナク
ティブへ切り換わるタイミングで書き込み先アドレスＡ
に応じて書き込む。

一方、メモリからの読み出しサイクルでは、マイクロコ
ンピュータ１は読み出しアドレスＡをアドレス・コント
ロールバス６へ出力するとともに、読み出し制御信号Ｒ
をアクティブにする。ＲＡＭ２は読み出し制御信号Ｒが
アクティブの間、読み出しアドレスＡに応じた冗長デー
タＣＲをＥＣＣバス７へ出力する。検査ビットデコーダ
４は読み出し制御信号Ｒがアクティブの間、ＥＣＣバヌ
７上（Ｄ冗長データＣＲのピットのパターンを判定し、
それが有効なパターンである場合、すなわち誤りがない
かまたは訂正可能な誤りである場合は、そのパターンか
ら一意的に決まる元のデータＤＲに再生してそれをデー
タバス５へ出力する。また、冗長データｃＲのパターン
が無効なもの（誤り訂正が不能）の場合は、故障信号Ｅ
をマイクロコンピュータ１へ出力する。

マイクロコンピュータ１はデータバス５．アドレス・コ
ントロールバス６を介して通常の処理を行うほかに、第
２図のフローチャートで示されるような処理を通常の処
理の合い間に、１回ずつ繰り返して実行する。ここで、
第２図のフローチャートにて実行されるＥＬｅａｄ　Ｗ
ｒｉｔｅ命令とは、アドレスポインタＰＴＦＬで示され
るアドレスに対してメモリ読み出しサイクルとメモリ書
き込みサイクルを連続して発生し、かつ、そのデータの
内容の変更を伴わない命令、例えば ａ）ＰＴＲで示されるメモリ内容に′０＃を加算して、
その結果を同一アドレスに格納する命令ｂ）ＰＴＲで示
されるメモリ内容から０”を減算して、その結果を同一
アドレスに格納する命令 ｃ）ＰＴＲで示されるメモリ内容と”０”との論理和を
とって、その結果を同一アドレスに格納する命令 ｄ）ＰＴＦＬで示されるメモリ内容と°１＃との論理積
をとって、その結果を同一アドレスに格納する命令 等の如く、通常のコンピュータにて実行可能な命令であ
る。

この結果、メモリ読み出しサイクルで、ＲＡＭ２から読
み出されるデータｃＲが誤りがないかまたは訂正可能な
誤りである場合は、マイクロコンピュータ１に読み込ま
れるデータＤＲは正しいデータであり、従って、次のメ
モリ書き込みサイクルで書き込みデータＤＷ（ＤＲと同
じ）に対応する冗長データＣｗｔＲＡＭ２へ書き込むこ
とによって、メモリＦＬＡＭ２内のデータの誤り訂正を
行なうことができる。

なお、マイクロコンピュータ１によるこのような処理は
、［ｔＡＭ２のすべてのデータに対して無差別に実施さ
れることになるため、誤り訂正を行なう必要のないデー
タに対しても訂正を行なってしまう反面、本来訂正すべ
きメモリのデータがすぐには訂正されないことになる。

しかし、誤り訂正を行なう必要のないデータ、すなわち
正しいデータを訂正しても結果は変わらないこと、また
、訂正すべきメモリデータもそれがＦＣＣにより訂正可
能な限りにおいてはマイクロコンピュータ１から見て実
用上問題はなく訂正に緊急性はないこと等を考慮すれは
、上記の如き処理は誤り訂正に際して何ら訂正情報を必
要としないので、そのための特別なハードウェアが不要
であるというメリットがもたらされるものである。

なお、この発明で使用する検査ピットエンコーダ３．検
査ビットデコーダ４は、以下の如くすることができる。

イ）エンコーダ、デコーダともに入力データに対して一
様に出力が決まる論理演算を行なえばよいことから、Ｒ
ＯＭ等によるパターンジェネレータ機能で実現すること
ができる。

口）エンコーダ、デコーダに要求される動的な特性とし
ては、入力から出力への遅延時間のみを考慮すればよ（
、シかもメモリに対するアクセスタイムと同一に扱うこ
とができるため、回路動作における微妙なタイミングの
管理をする必要がない。

ハ）エンコーダ、デコーダはマイクロコンピュータで使
用されるデータと冗長データの間の符号の変換のみを行
なうため、その構成（構造）はデータのビット長とＥＣ
Ｃの方式のみに依存し、アドレスには依存しない。従っ
て、任意のアドレス空間（メモリ容ｉ）に対して適用が
可能である。

二）工／コーダ、デコーダによってデータバスとＥＣＣ
バスとを分離しており、いわばバッファとしての機能も
果している。このため、入力。

出力が同一端子になっているＲＡＭを使用して誤り訂正
を行なう場合にもデータバスの切り換えを考慮する必要
がない。さらに、複数のメモリ素子で大容量のメモリを
構成する場合でも、データバス側からはエンコーダ、デ
コーダの（電気的な）負荷のみを考慮すればよい。

〔発明の効果〕

この発明によれば、メモリの誤り検出および訂正を行な
う回路において、書き込みデータから実際にメモリへ格
納する検査ピットを加えた冗長データへの変換および冗
長データからのデータの逆変換ならびに誤り訂正、検出
機能を論理的な演算による符号の変換器として構成する
ようにしたから、簡便な回路構成でマイクロコンピュー
タニヨるメモリの読み書き動作に対する誤り訂正、検出
機能を実現し、かつ、これとマイクロコンピュータによ
るメモリの読み書き動作とを組み合わせることにより、
メモリに格納された冗長データの誤り訂正を新たな回路
を追加することなしに実現することができる利点がもた
らされる。

【図面の簡単な説明】

第１図はこの発明の実施９りを示す構成図、第２図は第
１図におけるデータ処理装置の動作を説明するだめのフ
ローチャート、第３図はメモリの誤り訂正方式の従来例
を示す構成図である。 符号説明 １・・・・・・データ処理装置（マイクロコンピュータ
）、２・・・・・・ランダムアクセスメモリ（ＲＡＭ）
、３・・・・・・エンコーダ、４・・・・・・デコーダ
、５・・・・・・チー　ｐ　ハス、６・・・・・・アド
レス・コントロールバス、７・・・・・・ＥＣＣバス、
１１・・・・・・検査ビット用メモリ、１２．１３・・
・・・・検査ビット発生器、１４・・・・・・誤り判定
回路、１５・・・・・・誤りビット発生回路。 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　　清 第１図 ！！　２　図 第３図

Claims (1)

【特許請求の範囲】
1. メモリと、データ処理装置と、該処理装置からメモリへ
   書き込まれるデータに対して誤り検出および訂正が可能
   な検査ビットを加えた冗長データを生成する符号発生器
   と、前記メモリから読み出される冗長データにもとづい
   て誤りの検出および訂正を行なう符号再生器とを備え、
   データ処理装置によるデータの書込み、読出しに対して
   は前記符号発生器および符号再生器を用いてデータの誤
   り検出および訂正を行なうメモリの誤り訂正方式におい
   て、前記データ処理装置はデータの誤り検出および訂正
   動作と併行して各アドレスのメモリデータを読み出して
   は同じアドレスに書き込む動作を順次実行することによ
   り、メモリに格納されているデータの訂正を行なうこと
   を特徴とするメモリの誤り訂正方式。