JPH02276099A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH02276099A JPH02276099A JP1096220A JP9622089A JPH02276099A JP H02276099 A JPH02276099 A JP H02276099A JP 1096220 A JP1096220 A JP 1096220A JP 9622089 A JP9622089 A JP 9622089A JP H02276099 A JPH02276099 A JP H02276099A
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- JP
- Japan
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- test
- data
- defective bit
- storage means
- microprocessor
- Prior art date
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- Pending
Links
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- 230000002950 deficient Effects 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 8
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- 238000010586 diagram Methods 0.000 description 6
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- 235000002597 Solanum melongena Nutrition 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ誤り訂正機能付きメモリを備えたマ
イクロプロセッサに関し、特にデータ誤り訂正機能のた
めのＥ ＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏ
ｒｒｅｃｔ）コードを記憶するＥＣＣコード記憶エリア
も含むメモリの不良ヒラＩ・試験に関するものである。
イクロプロセッサに関し、特にデータ誤り訂正機能のた
めのＥ ＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏ
ｒｒｅｃｔ）コードを記憶するＥＣＣコード記憶エリア
も含むメモリの不良ヒラＩ・試験に関するものである。
［従来の技術］
第４図は例えば特開昭６２−１．２０６９９号公報に示
されている、不良ビット試験機能を備えたメモリの従来
のものの概略的な構成を示す図である。データ入力部（
１）とデータ出力部〈２）との間に設けられたメモリ部
分は、情報データを記憶するための情報データ記憶エリ
ア（３ａ）、およびこの書き込み情報データのためのＥ
ＣＣコードを記憶するためのＥＣＣコード記憶エリア（
３ｂ）からなる。書き込み時には、情報データが情報デ
ータ記憶エリア（３ａ）に記憶されるとともに、符号器
（４）か書き込み情報データからＥＣＣコードを生成し
、これがＥＣＣコー１へ記憶エリア（３ｂ）に記憶され
る。
されている、不良ビット試験機能を備えたメモリの従来
のものの概略的な構成を示す図である。データ入力部（
１）とデータ出力部〈２）との間に設けられたメモリ部
分は、情報データを記憶するための情報データ記憶エリ
ア（３ａ）、およびこの書き込み情報データのためのＥ
ＣＣコードを記憶するためのＥＣＣコード記憶エリア（
３ｂ）からなる。書き込み時には、情報データが情報デ
ータ記憶エリア（３ａ）に記憶されるとともに、符号器
（４）か書き込み情報データからＥＣＣコードを生成し
、これがＥＣＣコー１へ記憶エリア（３ｂ）に記憶され
る。
また読み出し時には、情報データ記憶エリア（３ａ）お
よびＥＣＣコード記憶エリア（３ｂ）から読み出される
情報データおよびＥＣＣコードから、復号器く５）が該
情報データに誤りがあるか否かを検出して、誤りがあれ
ば誤り訂正コードを発生する。誤り訂正回路（６）は情
報データに誤りがあった場合は、誤り訂正コードに従っ
て情報データの誤ったビットを反転させて出力させる。
よびＥＣＣコード記憶エリア（３ｂ）から読み出される
情報データおよびＥＣＣコードから、復号器く５）が該
情報データに誤りがあるか否かを検出して、誤りがあれ
ば誤り訂正コードを発生する。誤り訂正回路（６）は情
報データに誤りがあった場合は、誤り訂正コードに従っ
て情報データの誤ったビットを反転させて出力させる。
これらの各部分の間には、切換えスイット（Ｓｌ）〜（
Ｓ７）が設けられ、これらのスイッチの切り換えによっ
て以下のような異なるモードが得られる。
Ｓ７）が設けられ、これらのスイッチの切り換えによっ
て以下のような異なるモードが得られる。
０通常モードの場合
Ｓ １−ＯＮ、 Ｓ２−ＯＮ、 ５３＝１ 、 Ｓ４
−ＯＮ、 ５５＝ＯＮ、 ５６＝ＯＮ、 ５７＝１こ
の場合、通常のように誤り訂正回路が動作し、訂正され
た情報データが出力される。
−ＯＮ、 ５５＝ＯＮ、 ５６＝ＯＮ、 ５７＝１こ
の場合、通常のように誤り訂正回路が動作し、訂正され
た情報データが出力される。
■情報データ記憶エリア側のみを使用する場合Ｓ ］、
＝○ＦＦ、５２＝ＯＮ、５３＝１．３４ＯＦＦ、５５
＝ＯＦＦ、５６＝ＯＦＦ、５７＝１この場合、誤り訂正
がかからず、情報データ記憶エリアのビット試験（ハー
ドウェアの機能試験）を行うことができる。
＝○ＦＦ、５２＝ＯＮ、５３＝１．３４ＯＦＦ、５５
＝ＯＦＦ、５６＝ＯＦＦ、５７＝１この場合、誤り訂正
がかからず、情報データ記憶エリアのビット試験（ハー
ドウェアの機能試験）を行うことができる。
■ＥＣＣコード側のみを使用する場合
５１＝ＯＦＦ、５２＝ＯＦＦ、５３＝２．８４ＯＦＦ、
５５＝ＯＦＦ、５６−ＯＦＦ、Ｓ７＝この場合、誤り訂
正がかからず、ＥＣＣコード記憶エリアのビット試験を
行うことができる。
５５＝ＯＦＦ、５６−ＯＦＦ、Ｓ７＝この場合、誤り訂
正がかからず、ＥＣＣコード記憶エリアのビット試験を
行うことができる。
なお、以上の切換えスイッチの状態は、予め素子内にレ
ジスタ（図示せず）を設（〕ておいて、その中に情報を
入れておくことにより設定するとよい。
ジスタ（図示せず）を設（〕ておいて、その中に情報を
入れておくことにより設定するとよい。
また、使用時に通常動作が行われるように電源投入時に
は、■の状態になるように構成しておく。
は、■の状態になるように構成しておく。
［発明が解決しようとする課題］
以上のように構成された従来の不良ビット試験機能付き
メモリを備えたマイクロプロセッサにおいては、各メモ
リエリアの不良ビット試験を行う場合、ＣＰＵ（図示せ
ず）が種々のデータを組み合わせてテストデータを作成
して不良ビット試験が行われていた。このため、不良ビ
ット試験を行っている期間には、ビット試験のなめにＣ
ＰＩＪを専有してしまっていた。また、情報データ記憶
エリアの不良ビット試験、およびランダム・ロジック試
験の正規の不良ビット試験に加えて、ＥＣＣコード記憶
エリアの不良ビット試験も行う必要があるため、全体の
試験時間が長くなり、さらにＣＰＵの専有時間が長くな
るという課題があった。また、不良ビット試験のための
テストデータを何回となくメモリに書き込むため、特に
メモリが不揮発性メモリのように書き込み回数に寿命限
度があるものの場合には、書き込み寿命を縮めてしまう
という課題があった。
メモリを備えたマイクロプロセッサにおいては、各メモ
リエリアの不良ビット試験を行う場合、ＣＰＵ（図示せ
ず）が種々のデータを組み合わせてテストデータを作成
して不良ビット試験が行われていた。このため、不良ビ
ット試験を行っている期間には、ビット試験のなめにＣ
ＰＩＪを専有してしまっていた。また、情報データ記憶
エリアの不良ビット試験、およびランダム・ロジック試
験の正規の不良ビット試験に加えて、ＥＣＣコード記憶
エリアの不良ビット試験も行う必要があるため、全体の
試験時間が長くなり、さらにＣＰＵの専有時間が長くな
るという課題があった。また、不良ビット試験のための
テストデータを何回となくメモリに書き込むため、特に
メモリが不揮発性メモリのように書き込み回数に寿命限
度があるものの場合には、書き込み寿命を縮めてしまう
という課題があった。
また、ＣＰＵからメモリへ送られるテストデータは、並
列データとして送られていなので、テストデータを送る
ために所定の幅のデータバスを確保しておく必要があっ
た。テスＩ・データをメモリへ送るデータバスは通常の
情報データ等を送るデータバスを併用してもよいが、独
立にビット試験用のテストデータを送るためのデータバ
スを設けてもよい。しかしこの場合、従来のマイクロプ
ロセッサではデータバスの幅を増やす必要があるという
課題があった。
列データとして送られていなので、テストデータを送る
ために所定の幅のデータバスを確保しておく必要があっ
た。テスＩ・データをメモリへ送るデータバスは通常の
情報データ等を送るデータバスを併用してもよいが、独
立にビット試験用のテストデータを送るためのデータバ
スを設けてもよい。しかしこの場合、従来のマイクロプ
ロセッサではデータバスの幅を増やす必要があるという
課題があった。
この発明は上記のような課題を解決するためになされた
もので、メモリ（あるいはメモリの特にＥＣＣコード記
憶エリア）の不良ビット試験を行う際に制御手段である
ＣＰＵに掛かる負荷を最小限に抑え、かつ効率の良い不
良ビット試験が行えるマイクロプロセッサを得ることを
目的とする。
もので、メモリ（あるいはメモリの特にＥＣＣコード記
憶エリア）の不良ビット試験を行う際に制御手段である
ＣＰＵに掛かる負荷を最小限に抑え、かつ効率の良い不
良ビット試験が行えるマイクロプロセッサを得ることを
目的とする。
また別の実施例においては、不良ビット試験用のテスト
データをＣＰＵから直列ナス１ヘデータとして送り、こ
れをメモリ側で並列テストデータに変換して不良ビット
試験を行うようにすることて、テストデータ用のバスを
設けることはなく、テスＩ・データ線を１本設ければよ
く、不良ビット試験専用のデータ線を設けても、データ
バスのビット幅の増加を最少限に抑えたマイクロプロセ
ッサを得ることを目的とする。
データをＣＰＵから直列ナス１ヘデータとして送り、こ
れをメモリ側で並列テストデータに変換して不良ビット
試験を行うようにすることて、テストデータ用のバスを
設けることはなく、テスＩ・データ線を１本設ければよ
く、不良ビット試験専用のデータ線を設けても、データ
バスのビット幅の増加を最少限に抑えたマイクロプロセ
ッサを得ることを目的とする。
［課題を解決するための手段］
この発明は、並列情報データを処理および記憶する、不
良ビット試験機能を備えたマイクロプロセッサであって
、書き込まれる各並列情報データに対してデータ誤り訂
正用のＥＣＣコードを生成し、並列情報データとともに
ＥＣＣコードを記憶し、読み出される並列情報データに
対してはＥＣＣコードを使用してデータ誤り訂正を行う
記憶手段と、この記憶手段において起こり得る全てのビ
ット配列が考慮された複数の種類からなる所定のテスＩ
・データパターンを発生して記憶手段に書き込んだ後、
読み出し、書き込みテストデータと読み出しテストデー
タとを照合し、これらが一致するか否かを判断して記憶
手段の不良ビット試験を行う手段と、並列情報データの
各種演算処理および不良ビット試験等の各種の動作制御
を行う制御手段と、各手段間およびマイクロプロセッサ
外部との間に設けられる、データバスおよび書き込み／
読み出し制御信号線等の各種制御信号線からなる信号線
群と、を備えたマイクロプロセッサにある。
良ビット試験機能を備えたマイクロプロセッサであって
、書き込まれる各並列情報データに対してデータ誤り訂
正用のＥＣＣコードを生成し、並列情報データとともに
ＥＣＣコードを記憶し、読み出される並列情報データに
対してはＥＣＣコードを使用してデータ誤り訂正を行う
記憶手段と、この記憶手段において起こり得る全てのビ
ット配列が考慮された複数の種類からなる所定のテスＩ
・データパターンを発生して記憶手段に書き込んだ後、
読み出し、書き込みテストデータと読み出しテストデー
タとを照合し、これらが一致するか否かを判断して記憶
手段の不良ビット試験を行う手段と、並列情報データの
各種演算処理および不良ビット試験等の各種の動作制御
を行う制御手段と、各手段間およびマイクロプロセッサ
外部との間に設けられる、データバスおよび書き込み／
読み出し制御信号線等の各種制御信号線からなる信号線
群と、を備えたマイクロプロセッサにある。
またこの発明の別の実施例は、並列情報データを処理お
よび記憶する、不良ヒラ１−試験機能を備えたマイクロ
プロセッサであって、書き込まれる各並列情報データに
対してデータ誤り訂正用のＥＣＣコードを生成し、並列
情報データとともにＥＣＣコードを記憶し、読み出され
る並列情報データに対してはＥＣＣコードを使用してデ
ータ誤り訂正を行う記憶手段と、記憶手段の不良ヒツト
試験を行うために、直列テストデータを並列テストデー
タに変換して記憶手段に順次書き込んだ後、これを読み
出し、書き込みテストデータと読み出しテストデータと
を照合し、これらが一致するか否かを判断して、記憶手
段の不良ビット試験を行う手段と、並列情報データの各
種演算処理を行うとともに、各手段への各種制御信号お
よび不良ビット試験のための直列テストデータを発生ず
る制御手段と、各手段の間およびマイクロプロセッサの
外部との間に設けられる、データバス、テストデータの
ための直列テス）・データ線、および書き込み／読み出
し制御信号線等の各種制御信号線からなる信号線群と、
を備えたマイクロプロセッサにある。
よび記憶する、不良ヒラ１−試験機能を備えたマイクロ
プロセッサであって、書き込まれる各並列情報データに
対してデータ誤り訂正用のＥＣＣコードを生成し、並列
情報データとともにＥＣＣコードを記憶し、読み出され
る並列情報データに対してはＥＣＣコードを使用してデ
ータ誤り訂正を行う記憶手段と、記憶手段の不良ヒツト
試験を行うために、直列テストデータを並列テストデー
タに変換して記憶手段に順次書き込んだ後、これを読み
出し、書き込みテストデータと読み出しテストデータと
を照合し、これらが一致するか否かを判断して、記憶手
段の不良ビット試験を行う手段と、並列情報データの各
種演算処理を行うとともに、各手段への各種制御信号お
よび不良ビット試験のための直列テストデータを発生ず
る制御手段と、各手段の間およびマイクロプロセッサの
外部との間に設けられる、データバス、テストデータの
ための直列テス）・データ線、および書き込み／読み出
し制御信号線等の各種制御信号線からなる信号線群と、
を備えたマイクロプロセッサにある。
［作用］
この発明によるマイクロプロセッサにおいては、不良ピ
ッ）へ試験手段がクロック信号およびテスト信号に従っ
て、記憶手段で起こり得る全てのビット配列を考慮した
４種類のテスＩ・データパターンを自ら発生し、これら
のテストデータパターンにより不良ビット試験が行われ
る。
ッ）へ試験手段がクロック信号およびテスト信号に従っ
て、記憶手段で起こり得る全てのビット配列を考慮した
４種類のテスＩ・データパターンを自ら発生し、これら
のテストデータパターンにより不良ビット試験が行われ
る。
また別の実施例のマイクロプロセッサにおいては、制御
手段がち発生されるテストデータが直列であり、不良ビ
ット試験手段がこの直列テストデータを並列テストデー
タに変換して不良ビット試験を行う。
手段がち発生されるテストデータが直列であり、不良ビ
ット試験手段がこの直列テストデータを並列テストデー
タに変換して不良ビット試験を行う。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるマイクロプロセッサに設
けられる、ＥＣＣコート記憶エリアのビット試験を行う
専用の不良ビット試験回路を示すブロック図である。な
お、以下の実施例においては、メモリの特にＥＣＣコー
ト記憶エリアのための不良ビット試験について述べるが
、これは情報データ記憶エリアも含むメモリ全体の不良
ビット試験に関しても同様の試験回路を設けることが可
能である。第１図において並列データラッチ回路（１０
）は、Ｅ ＣＣ＝７− ト記憶工！Ｊ ７（３ｂ ）へ
書き込丈れるあるいはこの記憶エリア（３ｂ）がら読み
出されるテストデータを、書き込み／読み出し制御信号
［Ｒ／Ｗ］（１１）に従って一時的に記憶する。バイナ
リ・カウンタ（１２）は、第２クロツク信号［ＣＫ２］
（１３）に同期しテＥ ＣＣニア −）：記憶エリア（
３ｂ）に記憶されるＥＣＣコードにアドレスを付ける。
図はこの発明の一実施例によるマイクロプロセッサに設
けられる、ＥＣＣコート記憶エリアのビット試験を行う
専用の不良ビット試験回路を示すブロック図である。な
お、以下の実施例においては、メモリの特にＥＣＣコー
ト記憶エリアのための不良ビット試験について述べるが
、これは情報データ記憶エリアも含むメモリ全体の不良
ビット試験に関しても同様の試験回路を設けることが可
能である。第１図において並列データラッチ回路（１０
）は、Ｅ ＣＣ＝７− ト記憶工！Ｊ ７（３ｂ ）へ
書き込丈れるあるいはこの記憶エリア（３ｂ）がら読み
出されるテストデータを、書き込み／読み出し制御信号
［Ｒ／Ｗ］（１１）に従って一時的に記憶する。バイナ
リ・カウンタ（１２）は、第２クロツク信号［ＣＫ２］
（１３）に同期しテＥ ＣＣニア −）：記憶エリア（
３ｂ）に記憶されるＥＣＣコードにアドレスを付ける。
またＥＣＣコート記憶エリア（３ｂ）への各データ信号
線毎に、第１クロツク信号［ＣＫ、］（１４）に同期し
て動作するフリップフロップ１］、− 回路（１５ａ）〜（１５ｎ）が設けられている。これら
のフリップフロップ回路（１５ａ）〜（１５ｎ）は、順
次、出力端子（ス）が次段のフリップフロップ回路の入
力（Ｄ＞に接続され、シーケンシャルに接続されている
。才な、フリップフロップ回路（］５ａ）の入力端子（
Ｄ）には、テストデータ制御回路（１６）の出力が接続
されている。このテスＩ・データ制御回路（１６）では
、通常、“Ｌ”もしくは゛Ｈルベルに固定された第１テ
スト信号［ＴＳｔ］（１６０）を、第１および第２ゲー
ト回Ｆ！＠（１６２）（１６３）および第２テスト信号
「ＴＳ２］（１６１）の制御によって反転させる。また
、各信号線毎に設けられた排他的論理和回路からなる一
致判定回１１（１７ａ）〜（１７ｎ）は、それぞれ対応
するフリップフロップ回路の出力信号とＥＣＣコード記
憶エリア（３ｂ）からの読み出し信号とが一致している
ことを判断する。そしてＯＲ回路構成を有するビット誤
り検出回路（１８）は、一致判定回路（１７ａ）〜（１
７ｎ）からの出力信号が全て′０″′であることを確認
し、誤りを検出した場合には不良ビット検出信号（１８
ａ）を有意状態にする。なお、言うまでもなく、フリッ
プフロップ回路（１５ａ）〜（１５ｎ）および一致判定
回路（１，７ａ）〜（１７ｎ）は、それぞれ記憶エリア
の１行分のヒラ）・数だけ必要である。第１および第２
テスト信号（１６０）（１６１）並びに書き込み／読み
出し制御信号（１］）の制御は、制御手段であるＣＰＵ
（図示せず）によって行われる。すなわちここでは、ｃ
ＰＵは不良ビット試験用のテストデータパターンを自ら
発生ずることはなく、テスト条件の初期設定のみを行う
たけである。
線毎に、第１クロツク信号［ＣＫ、］（１４）に同期し
て動作するフリップフロップ１］、− 回路（１５ａ）〜（１５ｎ）が設けられている。これら
のフリップフロップ回路（１５ａ）〜（１５ｎ）は、順
次、出力端子（ス）が次段のフリップフロップ回路の入
力（Ｄ＞に接続され、シーケンシャルに接続されている
。才な、フリップフロップ回路（］５ａ）の入力端子（
Ｄ）には、テストデータ制御回路（１６）の出力が接続
されている。このテスＩ・データ制御回路（１６）では
、通常、“Ｌ”もしくは゛Ｈルベルに固定された第１テ
スト信号［ＴＳｔ］（１６０）を、第１および第２ゲー
ト回Ｆ！＠（１６２）（１６３）および第２テスト信号
「ＴＳ２］（１６１）の制御によって反転させる。また
、各信号線毎に設けられた排他的論理和回路からなる一
致判定回１１（１７ａ）〜（１７ｎ）は、それぞれ対応
するフリップフロップ回路の出力信号とＥＣＣコード記
憶エリア（３ｂ）からの読み出し信号とが一致している
ことを判断する。そしてＯＲ回路構成を有するビット誤
り検出回路（１８）は、一致判定回路（１７ａ）〜（１
７ｎ）からの出力信号が全て′０″′であることを確認
し、誤りを検出した場合には不良ビット検出信号（１８
ａ）を有意状態にする。なお、言うまでもなく、フリッ
プフロップ回路（１５ａ）〜（１５ｎ）および一致判定
回路（１，７ａ）〜（１７ｎ）は、それぞれ記憶エリア
の１行分のヒラ）・数だけ必要である。第１および第２
テスト信号（１６０）（１６１）並びに書き込み／読み
出し制御信号（１］）の制御は、制御手段であるＣＰＵ
（図示せず）によって行われる。すなわちここでは、ｃ
ＰＵは不良ビット試験用のテストデータパターンを自ら
発生ずることはなく、テスト条件の初期設定のみを行う
たけである。
メモリのビット試験はメモリのハードウェアとしての機
能試験であり、各ビットが正常に動作し、入力されたデ
ータが正しく記憶されるがどぅがを試験するものである
。メモリのビットは周囲のビットの状態の影響を受け、
その状態が変化してしまうことがある。そこで起こりう
るビット配列を全て考慮して、それぞれの状況に関して
ビット試験を行うことが望まれる。この発明においては
、第２Ａ図〜第２Ｄ図に示す４種類のパターンのテスト
データを入力して不良ビット試験を行う。この発明にお
ける重要なポインＩ〜は、これらの４種類のテストデー
タパターンによって、起こりうるビット配列が全て考慮
されていることである。第２Ａ図のパターンはパ１′″
と０″を横方向に交互に並べたもの、第２Ｂ図のパター
ンはパ１°“と′０“を横方向に交互に並べかつ１段毎
に” １ ”と０″との順番をずらしたもの、第２Ｃ図
のパターンは全て” ｏ ”そして第２Ｄ図のパターン
は全て１″のものである。
能試験であり、各ビットが正常に動作し、入力されたデ
ータが正しく記憶されるがどぅがを試験するものである
。メモリのビットは周囲のビットの状態の影響を受け、
その状態が変化してしまうことがある。そこで起こりう
るビット配列を全て考慮して、それぞれの状況に関して
ビット試験を行うことが望まれる。この発明においては
、第２Ａ図〜第２Ｄ図に示す４種類のパターンのテスト
データを入力して不良ビット試験を行う。この発明にお
ける重要なポインＩ〜は、これらの４種類のテストデー
タパターンによって、起こりうるビット配列が全て考慮
されていることである。第２Ａ図のパターンはパ１′″
と０″を横方向に交互に並べたもの、第２Ｂ図のパター
ンはパ１°“と′０“を横方向に交互に並べかつ１段毎
に” １ ”と０″との順番をずらしたもの、第２Ｃ図
のパターンは全て” ｏ ”そして第２Ｄ図のパターン
は全て１″のものである。
第１図て第１および第２テスト信号（１６０）（１６１
）を例えば゛′Ｈ″レベルに固定して第１クロツク信号
（１４）を与えると、シーケンシャルに接続されたフリ
ップフロップ回路（１５ａ）〜（］、５ｎ）から並列デ
ータラッチ回路（１０）へ、”１０１０１０１・ ・
″もしくは“’０１０１０１０・ ・のテストデータが
発生される。並列データラッチ回路く１０）はフリップ
フロ７７回路（１５ａ）〜（１５ｎ）からの入力信号を
一時的にラッチする。バイナリ・カウンタ（１２）は、
書き込みテストデータ（Ｅ ＣＣコード）のためのアド
レスを生成し、これにより第２クロツク信号（１３）に
従って、並列データラッチ回路（１０）内にラッチされ
たテストデータが順次、ＥＣＣコード記憶エリア（３ｂ
）内へ書き込まれる。例えば第１クロツク信号（１４）
と第２クロツク信号（１３）の関係を、第１クロツク信
号（１４）が（１５ａ ）から（１５ｎ）まで歩進後に
第２クロツク信号（１３）が１歩進するようにすると、
書き込まれたテストデータのパターン全体は第２Ａ図の
ようになる。このとき並列データラッチ回路（１０）の
書き込み／読み出し制御信号（１］）は書き込みモード
（Ｗ＞にある。
）を例えば゛′Ｈ″レベルに固定して第１クロツク信号
（１４）を与えると、シーケンシャルに接続されたフリ
ップフロップ回路（１５ａ）〜（］、５ｎ）から並列デ
ータラッチ回路（１０）へ、”１０１０１０１・ ・
″もしくは“’０１０１０１０・ ・のテストデータが
発生される。並列データラッチ回路く１０）はフリップ
フロ７７回路（１５ａ）〜（１５ｎ）からの入力信号を
一時的にラッチする。バイナリ・カウンタ（１２）は、
書き込みテストデータ（Ｅ ＣＣコード）のためのアド
レスを生成し、これにより第２クロツク信号（１３）に
従って、並列データラッチ回路（１０）内にラッチされ
たテストデータが順次、ＥＣＣコード記憶エリア（３ｂ
）内へ書き込まれる。例えば第１クロツク信号（１４）
と第２クロツク信号（１３）の関係を、第１クロツク信
号（１４）が（１５ａ ）から（１５ｎ）まで歩進後に
第２クロツク信号（１３）が１歩進するようにすると、
書き込まれたテストデータのパターン全体は第２Ａ図の
ようになる。このとき並列データラッチ回路（１０）の
書き込み／読み出し制御信号（１］）は書き込みモード
（Ｗ＞にある。
ＥＣＣコード記憶エリア（３ｂ）の全エリアにテストデ
ータを書き込んだ後、今度は並列データラッチ回路（１
０）への制御信号（１１）を読み出しモード（Ｒ）に切
り換え、バイナリ・カウンタ（１２）で第２クロツク信
号（１Ｂ）がカラン１〜されると、ＥＣＣコード記憶エ
リア（３ｂ）に書き込まれたテストデータが、並列デー
タラッチ回路（１０）を介して、初期書き込みテストデ
ータから順に読み出される。一致判定回路＜１７ａ）〜
（１７ｎ）では、それぞれ接続されたフリップフロップ
回路の出力信号とＥＣＣコード記憶エリア（３ｂ）がら
の読み出し信号とが一致しているか否かが判断される。
ータを書き込んだ後、今度は並列データラッチ回路（１
０）への制御信号（１１）を読み出しモード（Ｒ）に切
り換え、バイナリ・カウンタ（１２）で第２クロツク信
号（１Ｂ）がカラン１〜されると、ＥＣＣコード記憶エ
リア（３ｂ）に書き込まれたテストデータが、並列デー
タラッチ回路（１０）を介して、初期書き込みテストデ
ータから順に読み出される。一致判定回路＜１７ａ）〜
（１７ｎ）では、それぞれ接続されたフリップフロップ
回路の出力信号とＥＣＣコード記憶エリア（３ｂ）がら
の読み出し信号とが一致しているか否かが判断される。
もし不一致であれば該当する一致判定回路の出力信号は
′１”′となる。Ｏ，Ｒ回路構成された不良ビット検出
回路（１８）は、“１″の入力信号の有無から異常ビッ
トの存在を判断して、不良ビットがあれば不良ピッｌ−
検出信号（１，８ａ）を有意状態にする。
′１”′となる。Ｏ，Ｒ回路構成された不良ビット検出
回路（１８）は、“１″の入力信号の有無から異常ビッ
トの存在を判断して、不良ビットがあれば不良ピッｌ−
検出信号（１，８ａ）を有意状態にする。
また、第１クロツク信号（１４）を（１５ａ）〜（１５
ｏ−＋ ）まで歩進させた後に第２クロツク信号を歩進
させれば、第２Ｂ図に示したテストデータパターンによ
るビット試験を行うことができる。また、第１クロツク
信号（１４）と第２テスト信号（１，６１）の′“Ｈ″
’／”Ｌ”の変化を同期させて入力後、第２クロツク信
号（１Ｂ）を歩進すれば、第２Ｃ図もしくは第２Ｄ図に
示されるように全て“０″もしくは］′°のテストデー
タパターンによるビット試験を行うことができる。
ｏ−＋ ）まで歩進させた後に第２クロツク信号を歩進
させれば、第２Ｂ図に示したテストデータパターンによ
るビット試験を行うことができる。また、第１クロツク
信号（１４）と第２テスト信号（１，６１）の′“Ｈ″
’／”Ｌ”の変化を同期させて入力後、第２クロツク信
号（１Ｂ）を歩進すれば、第２Ｃ図もしくは第２Ｄ図に
示されるように全て“０″もしくは］′°のテストデー
タパターンによるビット試験を行うことができる。
また、第３図にはこの発明の他の実施例によるＥＣＣコ
ード記憶エリアの不良ピッ）〜試験を行うビット試験回
路のブロック図が示されている。従来のメモリのビット
試験においては、マイクロプロセッサ内のＣＰＵからメ
モリへ送られるテストデータは、並列データとして送ら
れていたので、テストデータを送るために所定の幅のデ
ータバスを確保しておく必要があった。テストデータを
メモリへ送るデータバスは通常の情報データを送るデー
タバスを併用してもよいが、独立にビット試験用のバス
を設けてもよい。この場合は、データバスの幅を増やす
必要がある。第３図のビット試験回路の場合、ＥＣＣコ
ード記憶エリア（３ｂ）の規格等が考慮された上で、マ
イクロプロセッサ内のｃｐｕ（共に図示せず）と直列／
並列データ変換回路（２０）との間を直結する直列テス
トデータ線（２１）を通して、ＣＰＵからデータ変換回
路（２０）へテストデータが直列データとして送られる
。
ード記憶エリアの不良ピッ）〜試験を行うビット試験回
路のブロック図が示されている。従来のメモリのビット
試験においては、マイクロプロセッサ内のＣＰＵからメ
モリへ送られるテストデータは、並列データとして送ら
れていたので、テストデータを送るために所定の幅のデ
ータバスを確保しておく必要があった。テストデータを
メモリへ送るデータバスは通常の情報データを送るデー
タバスを併用してもよいが、独立にビット試験用のバス
を設けてもよい。この場合は、データバスの幅を増やす
必要がある。第３図のビット試験回路の場合、ＥＣＣコ
ード記憶エリア（３ｂ）の規格等が考慮された上で、マ
イクロプロセッサ内のｃｐｕ（共に図示せず）と直列／
並列データ変換回路（２０）との間を直結する直列テス
トデータ線（２１）を通して、ＣＰＵからデータ変換回
路（２０）へテストデータが直列データとして送られる
。
データ変換回路（２０）はこの直列データを並列データ
に変換する。そしてデータ変換回路（２０）がデータで
一杯になった時点て、書き込みモードにある並列データ
ラッチ回路（１０）を介してＥＥＣコード記憶エリア（
３ｂ）への書き込みが実行される。その後、ＥＣＣコー
ド記憶エリア（３ｂ）内のテストデータが今度は読み出
されて、直列／並列データ変換回路（２０）へ送られた
テストデータとの照合が行われるが、これは第１図のも
のと同様に、一致判定回路（１，７ａ）〜（１−７ｎ）
および不良ビット検出回路（１８）によって行われ不良
ビ・ソトが検出される。なお、この実施例の場合におり
１ても、第２Ａ図〜第２Ｄ図に示したテストパターンを
使用して不良ビット試験を行ってもよい。
に変換する。そしてデータ変換回路（２０）がデータで
一杯になった時点て、書き込みモードにある並列データ
ラッチ回路（１０）を介してＥＥＣコード記憶エリア（
３ｂ）への書き込みが実行される。その後、ＥＣＣコー
ド記憶エリア（３ｂ）内のテストデータが今度は読み出
されて、直列／並列データ変換回路（２０）へ送られた
テストデータとの照合が行われるが、これは第１図のも
のと同様に、一致判定回路（１，７ａ）〜（１−７ｎ）
および不良ビット検出回路（１８）によって行われ不良
ビ・ソトが検出される。なお、この実施例の場合におり
１ても、第２Ａ図〜第２Ｄ図に示したテストパターンを
使用して不良ビット試験を行ってもよい。
なお、上記２つの実施例ではメモリの特にＥＣＣコード
記憶エリアの不良ビット試験のものを例に挙げて説明し
たが、これは上述したように、情報データ記憶エリア、
あるいはこれらの両方を含むメモリ全体の不良ビット試
験に関しても同様の試験回路を設けることが可能である
。
記憶エリアの不良ビット試験のものを例に挙げて説明し
たが、これは上述したように、情報データ記憶エリア、
あるいはこれらの両方を含むメモリ全体の不良ビット試
験に関しても同様の試験回路を設けることが可能である
。
また、この発明によるマイクロプロセ・ンサは、１つの
パッケージあるいは１つのチ・ンプ上に構成されて、例
えばＩＣカード等の分野で利用される。
パッケージあるいは１つのチ・ンプ上に構成されて、例
えばＩＣカード等の分野で利用される。
［発明の効果］
以上のようにこの発明によるマイクロプロセッサにおい
ては、ＣＰＵによるテスト条件の初期設定だけで、メモ
リで通常起こりうる全てのヒツト配列を考慮した４種類
のテストデータパターンを自ら発生し、これをメモリに
書き込みその不良ビット試験を行う不良ビット試験回路
を設けたので、メモリの不良ビット試験の効率が極めて
向上し、ビット試験の所要時間が短縮され、また不良ピ
ッ）・試験においてＣＰＵに掛かる負荷か軽減された。
ては、ＣＰＵによるテスト条件の初期設定だけで、メモ
リで通常起こりうる全てのヒツト配列を考慮した４種類
のテストデータパターンを自ら発生し、これをメモリに
書き込みその不良ビット試験を行う不良ビット試験回路
を設けたので、メモリの不良ビット試験の効率が極めて
向上し、ビット試験の所要時間が短縮され、また不良ピ
ッ）・試験においてＣＰＵに掛かる負荷か軽減された。
また、特に不揮発性メモリを内蔵しているマイクロプロ
セッサにおいては書き込み寿命が改善された。
セッサにおいては書き込み寿命が改善された。
また、この発明の別の実施例においては、直列テストデ
ータを並列テストデータに変換する直列／並列データ変
換回路を含む不良ビット試験回路を設けて、メモリの不
良ビット試験のためのテストデータをＣＰＵから直列テ
ストデータとしてデータ変換回路へ送り、このデータ変
換回路て並列データに変換してメモリに書き込むように
しな。
ータを並列テストデータに変換する直列／並列データ変
換回路を含む不良ビット試験回路を設けて、メモリの不
良ビット試験のためのテストデータをＣＰＵから直列テ
ストデータとしてデータ変換回路へ送り、このデータ変
換回路て並列データに変換してメモリに書き込むように
しな。
これにより、不良ビット試験専用のテストデータ線を設
けた場合においても、直列テストデータ線を１本設けれ
ばよいので、データバスの幅を著しく増大させることは
ないという効果が得られる。
けた場合においても、直列テストデータ線を１本設けれ
ばよいので、データバスの幅を著しく増大させることは
ないという効果が得られる。
第１図はこの発明の一実施例によるマイクロプロセッサ
に設けられるＥＣＣコード記憶エリアのための不良ヒツ
ト試験回路を示すプロ・ンク図、第２Ａ図ないし第２Ｄ
図は第１図のビ・ソト試験回路で発生されるテストデー
タパターンを示す図、第３図はこの発明の他の実施例に
よるマイクロプロセッサに設けられるＥＣＣコード記憶
エリアのための不良ビット試験回路を示すプロ・ンク図
、第４図は従来の不良ヒツト試験機能を備えたメモリの
概略的な構成を示すブロック図である。 各国において、（３ｂ）はＥＣＣコード記憶エリア、（
１０）は並列データラッチ回路、（１１，）は書き込み
／読み出し制御信号、（１２）はｉ＜４ナリ・カウンタ
、（１３）は第２クロツク信号、（１４）は第１クロツ
ク信号、（１５ａ）〜（１５ｎ）はフリ・ンブフロップ
回路、（１６）はテストデータ制御回路、（１７ａ）〜
（１７ｎ）は一致判定回路、（１８）は不良ビット検出
回路、（１８ａ＞は不良ビ・ン）検出信号、（２０）は
直列／並列データ変換回路、（２１）は直列テストデー
タ線である。 尚、図中、同一符号は同−又は相当部分を示す。
に設けられるＥＣＣコード記憶エリアのための不良ヒツ
ト試験回路を示すプロ・ンク図、第２Ａ図ないし第２Ｄ
図は第１図のビ・ソト試験回路で発生されるテストデー
タパターンを示す図、第３図はこの発明の他の実施例に
よるマイクロプロセッサに設けられるＥＣＣコード記憶
エリアのための不良ビット試験回路を示すプロ・ンク図
、第４図は従来の不良ヒツト試験機能を備えたメモリの
概略的な構成を示すブロック図である。 各国において、（３ｂ）はＥＣＣコード記憶エリア、（
１０）は並列データラッチ回路、（１１，）は書き込み
／読み出し制御信号、（１２）はｉ＜４ナリ・カウンタ
、（１３）は第２クロツク信号、（１４）は第１クロツ
ク信号、（１５ａ）〜（１５ｎ）はフリ・ンブフロップ
回路、（１６）はテストデータ制御回路、（１７ａ）〜
（１７ｎ）は一致判定回路、（１８）は不良ビット検出
回路、（１８ａ＞は不良ビ・ン）検出信号、（２０）は
直列／並列データ変換回路、（２１）は直列テストデー
タ線である。 尚、図中、同一符号は同−又は相当部分を示す。
Claims (5)
- （１）並列情報データを処理および記憶する、不良ビッ
ト試験機能を備えたマイクロプロセッサであって、 書き込まれる各並列情報データに対してデータ誤り訂正
用のＥＣＣコードを生成し、上記並列情報データととも
に上記ＥＣＣコードを記憶し、読み出される並列情報デ
ータに対しては上記ＥＣＣコードを使用してデータ誤り
訂正を行う記憶手段と、 この記憶手段において起こり得る全てのビット配列が考
慮された複数の種類からなる所定のテストデータパター
ンを発生して上記記憶手段に書き込んだ後、読み出し、
書き込みテストデータと読み出しテストデータとを照合
し、これらが一致するか否かを判断して上記記憶手段の
不良ビット試験を行う手段と、 上記並列情報データの各種演算処理および上記不良ビッ
ト試験等の各種の動作制御を行う制御手段と、 上記各手段間およびマイクロプロセッサ外部との間に設
けられる、データバスおよび書き込み／読み出し制御信
号線等の各種制御信号線からなる信号線群と、 を備えたマイクロプロセッサ。 - （２）上記不良ビット試験手段が上記記憶手段のＥＣＣ
コードを記憶するエリアだけのためのものである特許請
求の範囲第１項に記載のマイクロプロセッサ。 - （３）並列情報データを処理および記憶する、不良ビッ
ト試験機能を備えたマイクロプロセッサであつて、 書き込まれる各並列情報データに対してデータ誤り訂正
用のＥＣＣコードを生成し、上記並列情報データととも
に上記ＥＣＣコードを記憶し、読み出される並列情報デ
ータに対しては上記ＥＣＣコードを使用してデータ誤り
訂正を行う記憶手段と、 上記記憶手段の不良ビット試験を行うために、直列テス
トデータを並列テストデータに変換して上記記憶手段に
順次書き込んだ後、これを読み出し、書き込みテストデ
ータと読み出しテストデータとを照合し、これらが一致
するか否かを判断して、上記記憶手段の不良ビット試験
を行う手段と、上記並列情報データの各種演算処理を行
うとともに、上記各手段への各種制御信号および上記不
良ビット試験のための上記直列テストデータを発生する
制御手段と、 上記各手段の間およびマイクロプロセッサの外部との間
に設けられる、データバス、上記テストデータのための
直列テストデータ線、および書き込み／読み出し制御信
号線等の各種制御信号線からなる信号線群と、 を備えたマイクロプロセッサ。 - （４）上記不良ビット試験手段が上記記憶手段のＥＣＣ
コードを記憶するエリアだけのためのものである特許請
求の範囲第３項に記載のマイクロプロセッサ。 - （５）上記不良ビット試験手段から上記記憶手段に書き
込まれるテストデータパターンが、記憶手段において起
こり得る全てのビット配列が考慮された複数の種類から
なる所定のテストデータパターンである特許請求の範囲
第３項に記載のマイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096220A JPH02276099A (ja) | 1989-04-18 | 1989-04-18 | マイクロプロセッサ |
| FR8910672A FR2646003B1 (fr) | 1989-04-18 | 1989-08-08 | Microprocesseur pourvu d'une memoire ayant une fonction de correction d'erreurs |
| DE19893938153 DE3938153A1 (de) | 1989-04-18 | 1989-11-16 | Mikroprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096220A JPH02276099A (ja) | 1989-04-18 | 1989-04-18 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276099A true JPH02276099A (ja) | 1990-11-09 |
Family
ID=14159155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096220A Pending JPH02276099A (ja) | 1989-04-18 | 1989-04-18 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH02276099A (ja) |
| DE (1) | DE3938153A1 (ja) |
| FR (1) | FR2646003B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006040900A1 (ja) * | 2004-10-14 | 2008-05-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102968354A (zh) * | 2012-11-13 | 2013-03-13 | 浪潮电子信息产业股份有限公司 | 一种基于Intel Brickland-EX平台的同频锁步模式的自动切换方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205993A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリのスキヤンテスト方法 |
| JPS61196341A (ja) * | 1985-02-27 | 1986-08-30 | Fuji Electric Co Ltd | メモリの誤り訂正方式 |
| JPS62120699A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1203631A (en) * | 1982-11-26 | 1986-04-22 | John L. Judge | Detecting improper operation of a digital data processing apparatus |
| US4730320A (en) * | 1985-02-07 | 1988-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| DE3634352A1 (de) * | 1986-10-08 | 1988-04-21 | Siemens Ag | Verfahren und anordnung zum testen von mega-bit-speicherbausteinen mit beliebigen testmustern im multi-bit-testmodus |
-
1989
- 1989-04-18 JP JP1096220A patent/JPH02276099A/ja active Pending
- 1989-08-08 FR FR8910672A patent/FR2646003B1/fr not_active Expired - Fee Related
- 1989-11-16 DE DE19893938153 patent/DE3938153A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205993A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリのスキヤンテスト方法 |
| JPS61196341A (ja) * | 1985-02-27 | 1986-08-30 | Fuji Electric Co Ltd | メモリの誤り訂正方式 |
| JPS62120699A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006040900A1 (ja) * | 2004-10-14 | 2008-05-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP4585520B2 (ja) * | 2004-10-14 | 2010-11-24 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| US7930614B2 (en) | 2004-10-14 | 2011-04-19 | Advantest Corporation | Test apparatus and test method |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2646003B1 (fr) | 1994-09-16 |
| DE3938153A1 (de) | 1990-10-25 |
| FR2646003A1 (fr) | 1990-10-19 |
| DE3938153C2 (ja) | 1991-11-21 |
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