FR2646003A1 - Microprocesseur pourvu d'une memoire ayant une fonction de correction d'erreurs - Google Patents
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Abstract
L'invention concerne un microprocesseur pourvu d'une mémoire et ayant une fonction de correction d'erreurs. Ce microprocesseur comprend un circuit de test de chiffre binaire déficient pour effectuer un test de chiffre binaire déficient en successivement engendrant un motif prédéterminé de quatre types de motifs de données de test comprenant toutes les configurations de chiffres binaires qui peuvent se produire habituellement dans une mémoire, dans le but d'écrire les motifs de données de test ainsi engendrés dans la mémoire, l'unité centrale de celle-ci ne fonctionnant seulement pour déterminer des conditions. L'invention est utilisable pour des mémoires ayant une fonction de test de chiffre binaire déficient.
Description
La présente invention concerne un microprocesseur pourvu d'une mémoire
ayant une fonction de correction d'erreurs de données et, plus particulièrement, un test de chiffre binaire déficient pour une mémoire comprenant une zone dans laquelle un code ECC (Error Check and Correct)
est stocké, qui agit pour corriger une erreur de données.
La figure 1 est une vue qui illustre la structure schématique d'une mémoire conventionnelle ayant une fonction de test de chiffre binaire déficient, d'un type décrit par exemple dans la demande de brevet japonais publié n 62-120699. Une portion de mémoire disposée entre une portion d'entrée de données 1 et une portion de sortie de données 2 comprend une zone de stockage de données d'information 3a et une zone de stockage de code ECC 3b dans lequel le code ECC pour l'information inscrite est stockée. Lorsqu'une donnée d'information est écrite, la donnée d'information est stockée dans la zone de stockage de donnée d'information 3a et, comme le code ECC, est traitée sur la base de la donnée d'information écrite par un codeur 4, ce code ECC étant
ensuite stocké dans la zone de stockage de code ECC 3b.
Lorsque la donnée d'information est lue, un décodeur 5 détecte le fait si oui ou non il y a une erreur dans la donnée d'information sur la base de cette donnée d'information et du code ECC qui sont respectivement lus dans la zone de stockage de données d'information 3a et la zone de stockage de code ECC 3b, et ce décodeur 5 engendre un code de correction s'il y a une quelconque erreur. Un circuit de correction d'erreur 6 inverse un chiffre binaire erroné de cette donnée d'information conformément au code de correction s'il y a une erreur dans la donnée d'information et la sortie de la donnée d'information ainsi inversée. Des commutateurs S1 à S7 sont respectivement disposés entre les composantes décrites ci-dessus si bien
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que des modes individuels suivants peuvent être obtenus
lorsque ces commutateurs sont commutés.
(1) Dans un cas de code normal, o S1 = ON (ouvert), S2 = ON, S3 = 1, S4 = ON, S5 = ON, S6 = ON, et S7 = 1 Le circuit de correction d'erreur agit comme habituellement si bien que la donnée d'information corrigée
soit sortie.
(2) Dans un cas o la zone de stockage de données d'information est utilisée, o S1 = OFF (ouverte), S2 = ON, S3 = 1, S4 = OFF, S5 = OFF, S6 = OFF, et S7 = 1 Etant donné qu'aucune correction d'erreur n'est effectuée, un test de chiffre binaire (test ou contr8le de fonction de pièces matérielles) pour la zone de stockage de
donnée d'information peut être fait.
(3) Dans un cas o seulement le stockage de code ECC est utilisé, o Sl = OFF, S2 = OFF, S3 = 2, S4 = OFF, S5 = OFF, S6 = OFF, et S7 = 2 Dans la mesure o aucune correction d'erreur n'est effectuée, un test de chiffre binaire pour la zone de
stockage de code ECC peut être exécuté.
Il est préférable que les états des commutateurs décrits ci-dessus soient déterminés par enregistrement de l'information dans un registre (non représenté) prévu antérieurement dans un élément. Pour qu'une opération habituelle soit accomplie au temps d'utilisation, la structure doit être formée de façon à réaliser l'état donné
en (1).
Jusqu'à présent lorsqu'un test de chiffre binaire déficient pour chacune des zones de mémoire dans le microprocesseur conventionnel structuré de la façon décrit ci-avant, ayant une fonction de test de chiffre binaire déficient est effectué, la donnée de test est traitée par une unité centrale de traitement (non représentée) par combinaison de données diverses. De ce fait pendant le test de chiffre binaire déficient, l'unité centrale doit être exclusivement utilisée p9ur ce test. De plus, le test de chiffre binaire déficient pour la zone de stockage de code ECC doit être effectué supplémentairement au test de chiffre binaire déficient pour la zone de stockage de donnée d'information et le test de chiffre binaire déficient pour le test logique de bruit doit être effectué comme des tests habituels. Le temps de test global devient trop long et l'unité centrale doit être exclusivement utilisée pour de tels tests pendant une durée de temps excessivement longue. De plus, étant donné que la donnée de test doit être inscrite dans la mémoire, de façon répétée, la durée de vie de la mémoire à l'égard de l'écriture est particulièrement raccourcie dans le cas d'une mémoire telle qu'une mémoire non volatile impliquant une durée de vie limitée. Etant donné que les données de test devant être fournies par l'unité centrale à la mémoire sont arrangée sous forme de données parallèles, un bus de données ayant une largeur prédéterminée doit être prévu pour pouvoir fournir les données de test. Un bus de données pour fournir les données d'information normales ou analogue doit être utilisé comme un bus de données pour fournir les données de test à la mémoire. De façon alternative, un bus de données pour fournir les données de test pour le test de chiffre binaire peut être individuellement prévu. Cependant un problème se pose dans ce cas du fait que la largeur du bus de données du microprocesseur conventionnel doit être élargie. La présente invention a pour but de proposer un microprocesseur qui est en mesure de résoudre les problèmes susmentionnés, dans lequel une charge devant être appliquée à l'unité centrale (CPU) servant de moyen de contrôle peut être réduite autant que possible lorsqu'un test de chiffre binaire déficient pour une mémoire (ou particulièrement la zone de stockage de code ECC de la mémoire) est effectuée, et est également en mesure d'accomplir effectivement le test de chiffre binaire déficient. Un autre objectif de la présente invention est de proposer un microprocesseur-dans lequel un bus exclusif pour les données de test devient superflu simplement en prévoyant une ligne de données de test, et, même si une ligne de données exclusive pour le test ou contrôle de chiffre binaire déficient est prévue, la largeur du chiffre binaire du bus de données peut être réduite autant que pcssible comme résultat d'un arrangement tel que le test de chiffre binaire déficient soit conduit de telle façon que les données de test pour le test de chiffre binaire déficient soit transmises du CPU sous forme de données de test en série et les données de test en série ainsi transmises sont converties par une portion de mémoire en
données de test parallèles.
Un microprocesseur selon la présente invention pour traiter et stocker des données d'information parallèles et ayant une fonction de test de chiffre binaire déficient comprend: des moyens de stockage pour engendrer un code ECC de correction de donnée pour des données d'information en parallèle écrites, pour stocker le code ECC ensemble avec les données d'information en parallèle, et pour accomplir une correction d'erreur de donnée pour des données d'information lues par utilisation du code ECC; des moyens de test ou de contrôle de chiffre binaire déficient pour effectuer un test de chiffre binaire déficient pour les moyens de stockage en engendrant une pluralité de types prédéterminés de motifs de données de test comprenant les configurations de chiffres binaires qui peuvent apparaître dans les moyens de stockage pour écrire les motifs de données de test ainsi engendrés dans les moyens de stockage, et pour lire les motifs de données de test ainsi inscrit dans le but de collationner les données de test écrites et les données de test lues pour qu'il soit déterminé si oui ou non les données ainsi collatées coincident les unes avec les autres; des moyens de commande ou de contr8le pour accomplir divers traitements pour l'information en parallèle et pour l'initialisation du test de chiffre binaire; et des groupes de lignes de signaux qui sont formées par différentes lignes de signaux de commande tels que des bus de données, des signaux de commande d'écriture/lecture et de signaux d'horloge, prévus entre les moyens ou entre le microprocesseur et la partie
extérieure du microprocesseur.
Un autre microprocesseur selon la présente invention pour traiter et stocker des données d'information en parallèle et ayant une fonction de test de chiffre binaire déficient comprend: des moyens de stockage pour engendrer un code ECC de correction de donnée pour des données d'information en parallèle écrites, pour stocker le code ECC ensemble avec les données d'information en parallèle et pour effectuer une correction d'erreur de donnée pour les données d'information en parallèle lues par utilisation du code ECC; des moyens de test de chiffre binaire déficient pour accomplir un test de chiffre binaire déficient pour les moyens de stockage en convertissant les données de test en série en données de test en parallèle, en successivement écrivant les données de test ainsi converties dans les moyens de stockage, en lisant les données de test ainsi inscrites dans le but de collationner les données de test écrites et les données de test lues pour qu'elles soient déterminées si oui ou non les données ainsi collationnées coincident; des moyens de commande ou de contr8le pour effectuer divers traitements des données d'information en parallèle et pour produire divers signaux de commande pour chacun de ses moyens et les données de test en série pour le test de chiffre binaire déficient; et des groupes de lignes de signaux qui sont formés par différentes lignes de signaux de commande telles que des bus de donnée, des lignes de données de test en série pour les données de test et des signaux de commande d'écriture/lecture entre chacun des moyen et entre le
microprocesseur et la partie extérieure du microprocesseur.
Un microprocesseur selon la présente invention comporte des moyens de test de chiffre binaire déficient qui engendre, en réponse à un signal d'horloge et un signal de test, quatre types de motifs de données de test comprenant tous des configurations de chiffres binaires qui peuvent apparaître dans les moyens de stockage de celles-ci pour être utilisés dans le test de chiffre binaire
déficient.
Dans un microprocesseur selon un autre mode de réalisation de la présente invention un test de chiffre binaire déficient est effectué en convertissant des données
de test en série produites par un moyen de commande en-
donnée de test en parallèle par un moyen de test de chiffre
déficient de celle-ci.
L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparaitront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention,
et dans lesquels: -
- la figure 1 est un schéma bloc qui montre schématiquement la structure d'une mémoire conventionnelle ayant une fonction de test de chiffre binaire; - la figure 2 est un schéma bloc qui illustre un circuit de test de chiffre binaire déficient pour une zone de stockage de code ECC prévue dans un microprocesseur selon un mode de réalisation de la présente invention; - les figures 3A à 3D illustrent chacune un motif de test introduit dans le circuit de test de chiffre binaire déficient montré à la figure 2; et - la figure 4 une un schéma bloc qui montre le circuit de test de chiffre binaire déficient pour la zone de stockage de code ECC prévue dans un microprocesseur selon un autre mode de réalisation de la présente invention. Un mode de réalisation de la présente invention sera maintenant décrit en se reportant aux figures. La figure 2 est un schéma bloc qui illustre un circuit de test de chiffre binaire déficient pour tester des chiffres binaires dans une zone de stockage de code ECC et qui est prévue dans un microprocesseur selon un mode de réalisation
de la présente invention. Bien qu'une description ait été
faite particulièrement relative au test de chiffre binaire déficient pour la zone de stockage de code ECC de la mémoire, un circuit de test ou de contrôle similaire à celui susmentionné peut être prévu pour un test déficient pour toutes les zones dans la mémoire y compris la zone de stockage de données d'information. En se référant à la figure 2, en réponse à un signal de commande d'écriture/ lecture [R/IW 11, un circuit de verrouillage de données parallèles 10 stocke temporairement les données de test ou de contrôle écrites ou lues dans la zone de stockage de code ECC 3b. En synchronisme avec un second signal d'horloge úCK23 13, un compteur binaire 12 fournit une adresse pour un code ECC devant être stocké dans la zone de stockage de code ECC 3b. Des bascules 15a à 15n sont prévues pour les lignes de signaux de données correspondantes reliées à la zone de stockage de code ECC 3b, ses bascules 15a à 15n agissant en synchronisme avec un premier signal d'horloge [CK1U 14. Les bornes de sorties Q de ses bascules 15a à 15n sont reliées en série à des bornes d'entrée D des circuits de bascule suivants. La sortie d'un circuit de contrôle de données de test 16 est
reliée à la borne d'entrée D du circuit de bascule 15a.
Dans ce circuit de contrôle ou de commande de données de test 16, un premier signal de test [TS1 160 qui est
normalement fixé à un niveau "'L" ou "H" est inversé comme-
résultat du contrôle ou de la commande accompli par les premier et second circuits de porte 162 et 163 et en réponse à un second signal de test úTS 2 161. Des circuits de détermination de coincidence 17a à 17n, comprenant des circuits OU exclusif qui sont respectivement pourvus de lignes de signal déterminent si oui ou non les signaux de sortie transmis des circuits de bascule correspondant coïncident avec le signal lu dans la zone de stockage de code ECC 3b. Un circuit de détection de chiffre binaire déficient 18 formant le circuit OU détermine si oui ou non tous les signaux de sortie transmis des circuits de coincidence 17a à 17n sont "0", et portent un signal de détection de chiffre binaire déficient 18a à un état significatif si une erreur est détectée. Le nombre de circuits de bascule 15à à 15n et celui des circuits de détermination de coincidence 17a à 17n bien entendu doit être prévu pour le nombre de chiffres binaires pour une ligne de la zone de stockage. Le contrôle des premier et second signaux de test 160 et 161 et le signal de commande d'écriture/lecture 11 est effectué par une unité centrale (non représentée) qui sert de moyen de commande ou de contrôle. A cet état l'unité centrale n'engendre pas un motif de données de test pour le test de chiffre binaire déficient. L'unité centrale sert seulement pour
l'initialisation des conditions de test.
Le test de chiffre binaire de la mémoire est un test de fonction sur la mémoire comme matériel, dans lequel un fait à savoir si chacun des chiffres binaires agit correctement et un fait si oui ou non une entrée de données est correctement stockée sont testés ou contr8lés. L'état du chiffre binaire peut être changé en raison d'une influence des chiffres binaires entourants. Par conséquent, il est nécessaire pour le test de chiffre binaire d'être conduit de telle façon que toutes les configurations de
chiffres binaires qui peuvent se produire soient testées.
Selon la présente invention des données de quatre types de motifs montrés aux figures 3A à 3D sont introduites au
moment de l'exécution du test de chiffre binaire déficient.
Dans les quatres types de motifs de données de test, toutes les configurations de chiffres binaires qui peuvent se produire sont prises en considération. Un motif montré à la figure 3A est un motif formé de façon que "1" et "0" soient alternativement arrangés dans la direction latérale, un motif représenté à la figure 3B est un motif formé de telle façon que "1" et,"O" soient arrangés alternativement dans la direction latérale et l'ordre séquentiel des "1" et "0" est décalé à chaque pas, un motif montré à la figure 3C est un motif formé de telle façon que tous les chiffres binaires présentent "0", et un motif montré à la figure 3D est un motif formé de façon que tous les chiffres binaires
présentent "1".
En se référant à la figure 2, lorsque le premier signal d'horloge 14 est fourni avec les niveaux des premier et second signaux de test de contrôles 160 et 161 fixés au niveau "H", les données de test "1010101... " ou "0101010" est donné au circuit de verrouillage de données parallèles par les circuits de bascule 15a à 15n qui sont reliés en série les uns aux autres. Le circuit de verrouillage de données parallèles 10 verrouille temporairement le signal d'entrée des circuits de bascule 15a à 15n. Le compteur numérique 12 fournit une adresse pour les données de test d'écriture si bien que les.données de test verrouillées dans le circuit de verrouillage de données parallèles 10 soit successivement écrites dans la zone de stockage de
code ECC 3b en accord avec le second signal d'horloge 13.
Par exemple quand la relation entre le premier signal d'horloge 14 et le second signal d'horloge 13 est arrangé de fagon que le second signal d'horloge 13 avance d'un pas quand le premier signal d'horloge 14 avance de 14a à 15n, la configuration du motif des données de test écrites devient celle représentée à la figure 3A. A cet état le signal de commande d'écriture/lecture 11 du circuit de verrouillage des données parallèles 10 est en un mode d'écriture W. Lorsque le signal de commande 11 pour le circuit de verrouillage de données parallèles 10 est commuté à un mode de lecture R après que les données de test aient été écrites dans toutes les zones de la zone de stockage de code ECC 3b et ensuite le second signal d'horloge 13 est compté par le compteur numérique 12, les données écrites dans la zone de stockage de code ECC 3b sont successivement lues en commençant par les données de test écrites initiales par l'intermédiaire du circuit de verrouillage de données parallèles 10. Les circuits de détermination de coïncidence 17a à 17n déterminent si oui ou non les signaux de sortie fournis par les circuits de bascule qui sont reliés les uns aux autres et le signal de lecture de la zone de stockage de code ECC 3b coïncident. SI les deux signaux ne coïncident pas l'un à l'autre, le signal de sortie du circuit de détermination de coïncidence il correrspondant devient "1". Le circuit de détection de chiffre binaire déficient 18 configuré pour former un circuit OU détecte la présence d'un chiffre binaire anormal sur la base de la présence d'un signal d'entrée "1", et porte le signal de détection de chiffre binaire déficient 18a à un état significatif si un chiffre binaire déficient
est détecté.
Lorsqu'un arrangement est employé de façon que le second signal d'horloge avance après que le premier signal d'horloge 14 ait progressé de 15a à 15n+1, un test de chiffre binaire pour le motif de données de test illustré à la figure 3B peut être effectué. Quand le second signal d'horloge 13 est autorisé d'avancer après le changement de "H"/"L" du premier signal d'horloge 14 et le second signal de test 161 a été synchronisé et introduit, un test de chiffre binaire pour le motif de données de test formé par "O" seulement ou un "1" seulement, illustré aux figures 3C
ou 3D peut être effectué.
La figure 4 est une vue qui illustre un schéma bloc du circuit de test de chiffre binaire pour accomplir un test de chiffre binaire déficient pour la zone de stockage de code ECC selon un autre mode de réalisation de la présente invention. Etant donné que les données de test devant être fournies par l'unité centrale dans un microprocesseur à la mémoire présentent une configuration parallèle dans un test dechiffre binaire conventionnel pour mémoires, un bus de donnée ayant une largeur prédéterminée doit être prévu pour la transmission des données de test. Un bus de donnée pour fournir les données de test à la mémoire peut comprendre un bus de données pour la transmission des données d'information normales. Dans une solution alternative, un bus de test de chiffre binaire individuel peut être prévu. Dans ce cas la largeur de ce bus de données doit être élargie. Dans le cas du circuit de test de chiffre binaire montré à la figure 4, les données de test sont fournies sous forme de données série par l'unité centrale (non représentée) à un circuit convertisseur de données 20 (non représenté) via une ligne de données de test série 21 qui établit une communication entre l'unité centrale dans le microprocesseur et le circuit convertisseur de données série/parallèle 20 sur la base du résultat de la considération faite quant à la spécification de la zone de stockage de code ECC 3b. Le circuit convertisseur de données 20 convertit ces données séries en données parallèles. Lorsque le-circuit convertisseur de donnée 20 est complètement rempli par des données, l'écriture dans la zone de stockage de code ECC 3b est accomplie par l'intermédiaire du circuit de verrouillage de données parallèles 10 qui a été portée à un mode d'écriture W. Les données de test dans la zone de stockage de code ECC 3b sont ensuite lues pour être collationner avec les données de test qui ont été fournies au circuit de convertisseur de données séries/parallèles 20. Cette collation est, de façon similaire à la collation établie par la structure montrée à la figure 2, accomplie par les circuits de détermination de coincidence 17a à 17n et le circuit de détection de chiffre binaire déficient 18, de façon qu'un chiffre binaire déficient soit détecté. Dans ce mode de réalisation les motifs de test montrés aux figures 3A à 3D peuvent également être utilisés dans le
test de chiffre binaire déficient.
Bien que la description soit particulièrement
faite à l'égard du test de chiffre binaire déficient pour la zone de stockage de code ECC dans la mémoire, dans les deux modes de réalisation qui viennent d'être décrits, un test de chiffre binaire déficient similaire peut être prévu, comme décrit plus haut, pour un test de chiffre binaire déficient pour une zone de stockage de données d'information ou la portion entière de la mémoire
comprenant les deux types sus-mentionnés de zone.
Des microprocesseurs selon la présente invention sont formés sur un bloc ou une pastille pour être utilisés par exemple comme carte à circuits intégrés ou analogue. Comme il a été écrit plus haut, un circuit de
test de chiffre binaire déficient est prévu dans le micro-
processeur selon la présente invention dans le but d'effectuer un test de chiffre binaire déficient pour une mémoire de fagon que quatre types de motifs de données de test qui comportent toutes les configurations-de chiffre binaires qui pourraient en général se produire soient engendrées pour écrire les motifs de données de test ainsi produits dans la mémoire en question. Par conséquent, l'efficacité du test de chiffre binaire déficient de mémoire peut être accru, de façon significative, le temps pour compléter le test de chiffre binaire peut être raccourci et une charge sur l'unité centrale à l'instant du test de chiffre binaire déficient peut être réduite. De plus, la durée de temps par rapport à l'écriture peut être particulièrement améliorée dans un microprocesseur
comportant une mémoire non volatile.
Selon un autre mode de réalisation de la présente invention, la structure est arrangée de telle façon qu'un circuit de test de chiffre binaire déficient comprenant un circuit convertisseur de données séries/parallèles pour convertir les données de test série en données de test parallèles soit prévu, et les données de test pour un test de chiffre binaire déficient de mémoire sont, sous forme de données de test séries, transmises par l'unité centrale à un circuit convertisseur de données dans lequel les données de test séries ainsi fournies sont converties en données
parallèles pour être inscrites dans la mémoire.
Par conséquent, même si la ligne de données de test exclusive pour un test de chiffre binaire déficient est prévu, une augmentation excessive de la largeur du bus de donnée peut être évitée seulement en prévoyant une ligne
de données de test en série.
Claims (9)
1. Microprocesseur pour traiter et stocker des données d'information en configuration parallèle et ayant une fonction de test de chiffre bir.aire déficient, caractérisé en ce qu'il comprend: des moyens de stockage pour engendrer un code ECC de correction de données pour les données d'information en parallèle écrites, pour stocker le code ECC ensemble avec les données d'information parallèles, et effectuer une correction d'erreur de donnée pour les données d'information parallèles lues en utilisant ledit code EC; des moyens de test de chiffre binaire déficient pour effectuer un test de chiffre binaire déficient pour lesdits moyens de stockage en engendrant une pluralité de types prédéterminés de motifs de données de test comprenant toutes les configurations de chiffres binaires qui peuvent se produire dans lesdits moyens de stockage, pour l'inscription des motifs de données de test ainsi engendrés dans lesdits moyens de stockage, et pour lire les motifs de données de test ainsi écrites dans le but de collationner les données de test écrites et les données de test lues de façon à déterminer si oui ou non les données ainsi collationner coincident les unes avec les autres; des moyens de commande ou de contr8le pour effectuer de diverses opérations pour ladite information parallèle et l'initialisation dudit test de chiffre binaire déficient; et des groupes de lignes de signaux qui sont formés par diverses lignes de signaux de commande tels que des bus de données, des lignes de signaux de commande d'écriture/lecture et des lignes de signaux d'horloge prévues entre lesdits moyens ou entre ledit microprocesseur
et la partie extérieure dudit microprocesseur.
2. Microprocesseur selon la revendication 1, caractérisé en ce que les moyens précités de test de chiffre binaire déficient testent seulement des zones dans les moyens de stockage précités, lesdites zones stockant le code ECC précité.
3. Microprocesseur selon la revendication 1, caractérisé en ce que les moyens de test de chiffre binaire déficient précités comprennent: des moyens pour engendrer successivement les
données de test précitées pour traiter le motif de données -
de test prédéterminé en accord avec l'initialisation des moyens de commande précités; des moyens pour stocker temporairement lesdites données de test engendrés dans le but d'écrire successivement les données de test ainsi stockées pour une ligne dans lesdits moyens de stockage lorsque l'écriture est effectuée et pour successivement lire les données de test ainsi écrites pour une ligne dans lesdits moyens de stockage lorsque la lecture est effectuée; et des moyens pour détecter un chiffre binaire déficient sur la base du résultat de la collation effectuée entre lesdites données de test écrites dans lesdits moyens de stockage et des données de test lues dans lesdits moyens
de stockage.
4. Microprocesseur selon la revendication 1, caractérisé en ce qu'il est incorporé à une carte à circuit intégré.
5. Microprocesseur pour traiter et stocker des données d'information parallèles et ayant une fonction de test de chiffre binaire déficient, caractérisé en ce qu'il comprend: des moyens de stockage pour engendrer un code ECC de correction de données pour les données d'information parallèles écrites, stocker ledit code ECC ensemble avec
lesdites données d'information parallèles, et pour -
effectuer une correction d'erreur de données pour les données d'information parallèles lues, en utilisant ledit code ECC; des moyens de test de chiffre binaire déficient pour effectuer un test de chiffre binaire déficient pour lesdits moyens de stockage en convertissant les données de
test de séries en données de test parallèles, en succes-
sivement écrivant les données de test ainsi converties dans lesdits moyens de stockage, lisant les données de test ainsi écrites pour collationner lesdites données de test écrites et lesdites données de test lues de fagon à déterminer si oui ou non les données ainsi collationnées coincident; des moyens de commande pour effectuer plusieurs opérations ou traitements pour lesdites données d'information parallèles et pour engendrer divers signaux de commande pour chacun desdits moyens et des données de
test en séries pour ledit test de chiffre binaire défi-
cient; et des groupes de lignes de signaux qui sont formés par diverses lignes de signaux de commande tels que des bus de données, des lignes de données de test séries pour lesdites données de test, des lignes de signaux de commande d'écriture/lecture prévues entre lesdits moyens et entre le microprocesseur et entre ledit microprocesseur et la
portion extérieure dudit microprocesseur.
6. Microprocesseur selon la revendication 5, caractérisé en ce que les moyens de test de chiffre binaire déficient précités testent ou examinent seulement les zones dans les moyens de stockage précités, lesdites zones
stockant le code ECC précité.
7. Microprocesseur selon la revendication 5, caractérisé en ce que les motifs de données de test fournis par les moyens de test de chiffre binaire déficient précités pour leur écriture dans les moyens de stockage précités sont une pluralité de types prédéterminés de motifs de données de test, comprenant toutes les configurations de chiffres binaires qui peuvent se produire
dans lesdits moyens de stockage.
8. Microprocesseur selon la revendication 5, caractérisé en ce que les moyens de test de chiffre binaire déficient comprennent: des moyens pour convertir des données de test séries fournis par les moyens de commande précités en données parallèles; des moyens pour temporairement stocker lesdites données de test parallèles et successivement écrire lesdites données de test pour une ligne lorsque l'écriture est effectuée et successivement lire les données de test parallèles ainsi écrites pour une ligne lorsque la lecture est effectuée, et des moyens pour détecter un chiffre binaire déficient sur la base du résultat d'une collation effectuée entre lesdites données de test écrites dans ledit moyen de stockage et des données de test lues dans lesdits moyens de stockage.
9. Microprocesseur selon la revendication 5, caractérisé en ce qu'il est incorporé à une carte à circuit intégré.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Patent Citations (1)
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|---|---|---|---|---|
| EP0110354A2 (fr) * | 1982-11-26 | 1984-06-13 | Tektronix, Inc. | Détection d'opération incorrecte d'un appareil numérique de traitement de données |
Non-Patent Citations (2)
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| IBM TECHNICAL DISCLOSURE BULLETIN vol. 28, no. 3, Août 1985, pages 1075 - 1077; 'Fault Data Collection' * |
| NTIS TECHNICAL NOTES Avril 1989, SPRINGFIELD, USA page 249; S. N. CHAU, D. A. RENNELS: 'Self-Testing Computer Memory' * |
Also Published As
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