FR2623630A1 - Procede et dispositif de localisation des pannes de circuits logiques - Google Patents
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Abstract
L'invention concerne un procédé et un dispositif qui permettent de localiser une ou plusieurs pannes sur une carte de circuits logiques. L'invention réside dans le fait que l'on enregistre dans une mémoire 37 les données relatives aux signaux que l'on obtient sur les sorties d'une carte logique 30 en fonction des pannes répertoriées lorsqu'on applique des signaux de test répertoriés sur les entrées de la carte. Le contenu de cette mémoire 37 est comparé aux données relatives aux signaux de sortie, enregistrés dans une mémoire 35, que l'on obtient lorsque ces signaux de test sont appliqués de manière séquentielle à la carte. S'il y a identité à la sortie du comparateur 38, la panne correspondante est affichée par le dispositif 39. L'invention est applicable aux circuits de test de cartes de circuits logiques.
Description
PROCEDE ET DISPOSITIF DE LOCALISATION
DES PANNES DE CIRCUITS LOGIQUES
L'invention concerne des procédés et dispositifs qui permettent de localiser une ou plusieurs pannes de circuits logiques connectés entre eux et disposés, par exemple, sur une carte de circuits imprimés.
DES PANNES DE CIRCUITS LOGIQUES
L'invention concerne des procédés et dispositifs qui permettent de localiser une ou plusieurs pannes de circuits logiques connectés entre eux et disposés, par exemple, sur une carte de circuits imprimés.
Il existe des dispositifs et des systèmes qui permettent de localiser une ou plusieurs pannes de circuits logiques disposés sur une carte de circuits imprimés. Ces dispositifs et systèmes sont souvent utilisés pour vérifier le bon fonctionnement des cartes électroniques qui sortent de fabrication et ainsi éliminer les défauts de fabrication tels que mauvaise soudure, broche non connectée ... A cet effet, la carte électronique est testée à l'aide d'un équipement appelé banc de test. Les tests consistent à appliquer des signaux déterminés aux entrées de la carte et à analyser -les signaux apparaissant d'une part, sur les sorties et, d'autre part, à certains points particuliers de la carte. Si les signaux de sortie ne sont pas conformes à ceux prévus lors de la simulation, l'équipement indique qu'il y a un défaut et peut même le localiser.Un tel équipement, du fait qu'il peut être adapté aux différentes cartes å tester, est complexe, volumineux et onéreux de sorte qu'il ne peut être utilisé pour effectuer la maintenance des cartes logiques sur le site.
Un but de la présente invention est d'abord d'élaborer un procédé qui permet de localiser une ou plusieurs pannes de circuits logiques connectés entre eux, et disposés notamment sur une carte de circuits imprimés, dont la mise en oeuvre est simple et qui est applicable quel que soient le nombre de circuits logiques et la complexité de leurs interconnexions.
Un autre but de la présente invention est de réaliser un dispositif de localisation des pannes de circuits logiques mettant en oeuvre ledit procédé qui soit suffisamment simple, peu volumineux et bon marché pour être mis en oeuvre dans le cadre de la maintenance desdits circuits sur le site.
Un autre but de la présente invention est de réaliser un dispositif de localisation des pannes de circuits logiques qui localise la panne avec un maximum de précision et un minimum d'erreur.
Un autre but de la présente invention est de réaliser un dispositif de localisation des pannes de circuits logiques qui peut être adapté facilement à différentes combinaisons de circuits logiques.
Un autre but de la présente invention est de réaliser un dispositif de localisation des pannes de circuits logiques qui est disposé sur la carte qui supporte lesdits circuits logiques.
L'invention se rapporte å un procédé de localisation des pannes d'un ensemble de circuits logiques connectés entre eux caractérisé en ce qu'il comprend les opérations suivantes a) la simulation des fonctions réalisées par chacun
des circuits logiques ainsi que des connexions
entre lesdits circuits logiques et entre ces
derniers et les bornes d'entrée et de sortie des
signaux logiques, b) l'élaboration d'une séquence de signaux logiques
à appliquer aux bornes d'entrée et la déter
mination, par simulation, des signaux logiques
apparaissant sur les bornes de sortie en
l'absence de panne des circuits logiques et sur
les connexions, c) la simulation, à chaque étape de la séquence de
signaux d'entrée, d'une ou plusieurs pannes de
circuits logiques et sur les connexions, de
manière å obtenir un premier répertoire des
signaux de sortie en fonction de l'étape de la
séquence et de la panne simulée et, d) la création, à l'aide du premier répertoire, d'un
deuxième répertoire qui détermine la panne en
fonction de l'étape de la séquence et des signaux
de sortie.
des circuits logiques ainsi que des connexions
entre lesdits circuits logiques et entre ces
derniers et les bornes d'entrée et de sortie des
signaux logiques, b) l'élaboration d'une séquence de signaux logiques
à appliquer aux bornes d'entrée et la déter
mination, par simulation, des signaux logiques
apparaissant sur les bornes de sortie en
l'absence de panne des circuits logiques et sur
les connexions, c) la simulation, à chaque étape de la séquence de
signaux d'entrée, d'une ou plusieurs pannes de
circuits logiques et sur les connexions, de
manière å obtenir un premier répertoire des
signaux de sortie en fonction de l'étape de la
séquence et de la panne simulée et, d) la création, à l'aide du premier répertoire, d'un
deuxième répertoire qui détermine la panne en
fonction de l'étape de la séquence et des signaux
de sortie.
Le procédé qui vient d'être décrit permet de créer un répertoire des pannes qui indique pour chaque panne les - signaux de sortie qui seront affectés ainsi que l'étape à laquelle ils apparaitront. En conséquence, si on obtient en cours du test ces signaux de sortie pour l'étape considérée, on en déduira l'identité de la panne.
Selon la présente invention, ce procédé est complété par les opération suivantes e) l'application d'une séquence de signaux logiques
d'entrée aux bornes d'entrée de l'ensemble de
circuits logiques, f) le relevé des signaux logiques apparaissant sur
les bornes de sortie d chaque étape de cette
séquence, g) la comparaison des signaux logiques de sortie à
ceux calculés lors de la simulation pour la même
étape de cette séquence, h) la mise en mémoire des résultats de cette compa
raison pour les étapes qui doivent détecter la
panne, et i) la comparaison des résultats mis en mémoire avec
le contenu du deuxième répertoire de manière à
identifier la panne en cas d'identité de la
comparaison.
d'entrée aux bornes d'entrée de l'ensemble de
circuits logiques, f) le relevé des signaux logiques apparaissant sur
les bornes de sortie d chaque étape de cette
séquence, g) la comparaison des signaux logiques de sortie à
ceux calculés lors de la simulation pour la même
étape de cette séquence, h) la mise en mémoire des résultats de cette compa
raison pour les étapes qui doivent détecter la
panne, et i) la comparaison des résultats mis en mémoire avec
le contenu du deuxième répertoire de manière à
identifier la panne en cas d'identité de la
comparaison.
L'invention se rapporte également à un dispositif de localisation des pannes d'un ensemble de circuits logiques mettant en oeuvre le procédé décrit ci-dessus, caractérisé en ce qu'il : - des moyens pour générer les séquences de signaux
logiques d'entrée, - des moyens pour appliquer lesdits signaux
logiques d'entrée aux bornes d'entrée de
l'ensemble de circuits logiques, - des moyens pour relever les signaux logiques sur
les bornes de sortie de l'ensemble de circuits
logiques en réponse auxdits signaux logiques
d'entrée, - une première mémoire pour générer les valeurs des
signaux logiques qui sont obtenus sur les bornes
de sortie en l'absence de panne dans l'ensemble
de circuits logiques, - un premier comparateur pour comparer les valeurs
des signaux relevés a celles des signaux générés
par la première mémoire et pour fournir un signal
logique d'identité ou d'absence d'identité, - une deuxième mémoire pour enregistrer les valeurs
des signaux logiques résultant de la comparaison, - une troisième mémoire pour générer les valeurs
des signaux logiques qui indiquent sur les bornes
de sortie en défaut en présence de panne dans
l'ensemble de circuits logiques, - un deuxième comparateur pour comparer les valeurs
des signaux logiques résultant de la comparaison
à celles des signaux de sortie en défaut corres
pondant à des pannes répertoriées de manière &
fournir un signal d'identification de la panne
s'il y a identité des valeurs comparées et, - des moyens de commande et de contrôle des
différents éléments cités ci-dessus.
logiques d'entrée, - des moyens pour appliquer lesdits signaux
logiques d'entrée aux bornes d'entrée de
l'ensemble de circuits logiques, - des moyens pour relever les signaux logiques sur
les bornes de sortie de l'ensemble de circuits
logiques en réponse auxdits signaux logiques
d'entrée, - une première mémoire pour générer les valeurs des
signaux logiques qui sont obtenus sur les bornes
de sortie en l'absence de panne dans l'ensemble
de circuits logiques, - un premier comparateur pour comparer les valeurs
des signaux relevés a celles des signaux générés
par la première mémoire et pour fournir un signal
logique d'identité ou d'absence d'identité, - une deuxième mémoire pour enregistrer les valeurs
des signaux logiques résultant de la comparaison, - une troisième mémoire pour générer les valeurs
des signaux logiques qui indiquent sur les bornes
de sortie en défaut en présence de panne dans
l'ensemble de circuits logiques, - un deuxième comparateur pour comparer les valeurs
des signaux logiques résultant de la comparaison
à celles des signaux de sortie en défaut corres
pondant à des pannes répertoriées de manière &
fournir un signal d'identification de la panne
s'il y a identité des valeurs comparées et, - des moyens de commande et de contrôle des
différents éléments cités ci-dessus.
D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description suivante d'un exemple particulier de réalisation, ladite description étant faite en relation avec les dessins joints dans lesquels - la figure 1 est un schéma d'un circuit logique
avec lequel peut être mis en oeuvre un dispositif
de localisation de pannes selon l'invention, - la figure 2 est un schéma fonctionnel du dispo
sitif de localisation des pannes de circuits
logiques selon l'invention et, - la figure 3 est un schéma du circuit d'interface
entre le circuit logique et le dispositif de
localisation des pannes selon l'invention.
avec lequel peut être mis en oeuvre un dispositif
de localisation de pannes selon l'invention, - la figure 2 est un schéma fonctionnel du dispo
sitif de localisation des pannes de circuits
logiques selon l'invention et, - la figure 3 est un schéma du circuit d'interface
entre le circuit logique et le dispositif de
localisation des pannes selon l'invention.
Le circuit logique 20 de la figure 1 comprend un circuit NON-OU MN1, un circuit inverseur MN2, un circuit ET MN3 et un circuit MN4 comportant deux circuits bistables 21 et 22. Ces différents circuits ont des bornes d'entrée et de sortie qui sont connectées entre elles et à des bornes d'entréesortie du circuit logique de la manière qui sera décrite ci-après en relation avec le tableau 1.A cet effet, les bornes d'entrée du circuit logique ont été référencées D1 et D2 pour les bornes recevant les signaux de données, H1 et H2 pour les bornes recevant les signaux d'horloge et R1 pour la borne recevant le signal de remise à zéro du circuit MN4. De même, les bornes de sortie ont été référencées S1 pour la borne connectée à la sortie du circuit bistable 21, S2 pour la borne connectée à la sortie du circuit bistable 22 et S3 pour la borne connectée à la sortie du circuit MN3. En outre, les bornes d'entrée et de sortie des circuits MN1 à MN4 ont été numérotées de 1 à 14 mais on n'a indiqué sur le schéma que celles qui sont effectivement utiles pour la description de l'invention ainsi, une borne d'entrée ou de sortie peut facilement être identifiée par la référence du circuit - MN1 à MN4 - suivie du numéro de la borne.
A titre d'exemple, la borne de sortie S3 est celle qui est connectée à la borne MN3-6.
TABLEAU 1
ENTREES SORTIES INTERCONNEXIONS D1 MN4-2 S1 MN4-5 MNl-l MN2-3
D2 MN4-12 S2 MN4-8 MN2-4 MN4-3 MN4-11 H1 MN1-2 S3 MN3-6 MN4-6 MN3-4
H2 MN1-3 MN4-9 MN3-5 R1 MN4-1 MN4-13 MN4-4 NN4-10 c Vcc
Dans le tableau 1, c Vcc indique que cette connexion est reliée à l'alimentation +5V.
ENTREES SORTIES INTERCONNEXIONS D1 MN4-2 S1 MN4-5 MNl-l MN2-3
D2 MN4-12 S2 MN4-8 MN2-4 MN4-3 MN4-11 H1 MN1-2 S3 MN3-6 MN4-6 MN3-4
H2 MN1-3 MN4-9 MN3-5 R1 MN4-1 MN4-13 MN4-4 NN4-10 c Vcc
Dans le tableau 1, c Vcc indique que cette connexion est reliée à l'alimentation +5V.
En utilisant ces références, le circuit logique de la figure 1 peut être décrit par le tableau 1 qui donne la liste des connexions des entrées et sorties aux différents circuits logiques et de ces derniers entre eux. A titre illustratif, la première ligne du tableau 1 indique que l'entrée D1 est connectée à MN4-2.
On remarquera que les différents circuits MN1 à MN4 du circuit de la figure 1 sont disposés sur une carte de circuits imprimés dont les bornes d'entrée et de sortie sont regroupées sur un même côte de la carte. De plus, le nombre d'entrées et de sorties d'une carte pour un équipement donné est normalisé, par exemple quatre-vingt-seize, de sorte que certaines bornes peuvent ne pas être utilisées dans certaines réalisations et il est prévu de numéroter les bornes de manière a pouvoir réper- torier les connexions.
TABLEAU 2
<tb> N <SEP> SIGNAUX <SEP> SIGNIFICATION <SEP> D1 <SEP> D2 <SEP> H1 <SEP> H2 <SEP> R1 <SEP> S1 <SEP> S2 <SEP> S3
<tb> 1 <SEP> entrées <SEP> 1 <SEP> sur <SEP> entrée <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> X <SEP> X <SEP> X
<tb> haut
<tb> 2 <SEP> R1 <SEP> bas <SEP> initialisation
<tb> MN4 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0
<tb> : <SEP> 3:R1 <SEP> haut:relâchement <SEP> Ri: <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> :<SEP> 0 <SEP> 1 <SEP> 0:
<tb> 4 <SEP> H1-H2 <SEP> préparation <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> bas <SEP> horloge
<tb> 5 <SEP> H1 <SEP> haut <SEP> validation <SEP> des <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> données
<tb> 6 <SEP> D1 <SEP> bas <SEP> préparation <SEP> D1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> <SEP> à <SEP> 0
<tb> 7 <SEP> H1 <SEP> bas <SEP> préparation <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> horloge
<tb> 8 <SEP> H1 <SEP> haut <SEP> validation <SEP> des <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> données
<tb> 9 <SEP> D1 <SEP> bas <SEP> préparation <SEP> D2 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> <SEP> à <SEP> 0
<tb> 10 <SEP> H1 <SEP> bas <SEP> préparation <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> horloge
<tb> 11 <SEP> H2 <SEP> haut <SEP> validation <SEP> des <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> données
<tb> 12 <SEP> D1 <SEP> haut <SEP> préparation <SEP> D1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> à <SEP> 1
<tb> 13 <SEP> H2 <SEP> bas <SEP> préparation <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> horloge
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<tb> données
<tb> 15 <SEP> D1 <SEP> haut <SEP> préparation <SEP> D2 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0
<tb> à <SEP> 1
<tb> 16 <SEP> H1 <SEP> bas <SEP> préparation <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0
<tb> horloge
<tb> 17 <SEP> H2 <SEP> haut <SEP> validation <SEP> des <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> données
<tb> 18 <SEP> R1 <SEP> bas <SEP> initialisation <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0
<tb> MN4
<tb> :19:R1 <SEP> haut <SEP> relâchement <SEP> Ri: <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> : <SEP> 0 <SEP> 1 <SEP> 0 <SEP>
<tb>
De manière connue, le circuit logique de la figure 1 est simulé à l'aide d'un calculteur avec un logiciel approprié. Pour effectuer cette simulation, on doit indiquer au calculateur, d'une part, les connexions du tableau 1 et, d'autre part, la séquence des signaux de test à appliquer aux bornes d'entrée du circuit logique. Cette séquence est donnée par le tableau 2 et commence par l'application de signaux logiques 1 sur toutes les entrées, ce qui se traduit par le code 11111.
<tb> 1 <SEP> entrées <SEP> 1 <SEP> sur <SEP> entrée <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> X <SEP> X <SEP> X
<tb> haut
<tb> 2 <SEP> R1 <SEP> bas <SEP> initialisation
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<tb> 4 <SEP> H1-H2 <SEP> préparation <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> bas <SEP> horloge
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<tb> données
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<tb> <SEP> à <SEP> 0
<tb> 7 <SEP> H1 <SEP> bas <SEP> préparation <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
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<tb> données
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<tb> horloge
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<tb> données
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<tb> 13 <SEP> H2 <SEP> bas <SEP> préparation <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0
<tb> horloge
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<tb> horloge
<tb> 17 <SEP> H2 <SEP> haut <SEP> validation <SEP> des <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> données
<tb> 18 <SEP> R1 <SEP> bas <SEP> initialisation <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0
<tb> MN4
<tb> :19:R1 <SEP> haut <SEP> relâchement <SEP> Ri: <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> : <SEP> 0 <SEP> 1 <SEP> 0 <SEP>
<tb>
De manière connue, le circuit logique de la figure 1 est simulé à l'aide d'un calculteur avec un logiciel approprié. Pour effectuer cette simulation, on doit indiquer au calculateur, d'une part, les connexions du tableau 1 et, d'autre part, la séquence des signaux de test à appliquer aux bornes d'entrée du circuit logique. Cette séquence est donnée par le tableau 2 et commence par l'application de signaux logiques 1 sur toutes les entrées, ce qui se traduit par le code 11111.
Le calculateur donne alors les états 0 ou î que doivent prendre les bornes de sortie du circuit logique, c'est le code à trois chiffres de la dernière colonne du tableau 2 ; lorsque cet état est indéterminé, il l'indique par un symbole approprié, par exemple X. Ce tableau 2 constitue une certaine forme de table de vérité du circuit logique de la figure 1 selon une séquence à dix-neuf étapes.
Après avoir simulé le bon fonctionnement du circuit logique, le calculateur simule l'effet d'un mauvais fonctionnement dû à une défaillance ou défaut dans les connexions électriques, par exemple la borne MN4-5 mise à l'état- 1 par un court-circuit avec la tension d'alimentation. A cet effet, pour chacune des étapes 1 à 19 du tableau 2, le calculateur simule une panne et détermine l'influence de cette panne sur les sorties S1, 82 et 83. Bien entendu, une même panne peut avoir des effets différents sur les sorties selon l'étape considérée.
Le tableau 3 donne la liste des pannes, répertoriées de 1 à 18, qui peuvent se produire dans TABLEAU 3 :-------:---------------:---------:---------:----------:-----------:
<tb> : <SEP> Faute <SEP> : <SEP> : <SEP> : <SEP> : <SEP> : <SEP> :
<tb> : <SEP> N <SEP> : <SEP> : <SEP> : <SEP> : <SEP> : <SEP> :
<tb> :-------:---------------:---------:---------:----------:-----------:
<tb> : <SEP> 1 <SEP> : <SEP> MN4-5 <SEP> cl <SEP> : <SEP> 2S1 <SEP> : <SEP> 8S1 <SEP> : <SEP> : <SEP> :
<tb> :-------:---------------:---------:---------:----------:-----------:
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Le tableau 3 donne la liste des pannes, répertoriées de 1 a 18, qui peuvent se produire dans le circuit logique. Certaines pannes ont été regroupées car, vis-à-vis de l'effet sur les sorties, elles sont équivalentes.C'est ainsi qu'une panne due à la mise de MN4-9 à l'état i (panne n 6) est équivalente å la mise de MN3-5 à l'état 1 avec ouverture de la liaison entre MN4-9 et MN3-5.
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Le tableau 3 donne la liste des pannes, répertoriées de 1 a 18, qui peuvent se produire dans le circuit logique. Certaines pannes ont été regroupées car, vis-à-vis de l'effet sur les sorties, elles sont équivalentes.C'est ainsi qu'une panne due à la mise de MN4-9 à l'état i (panne n 6) est équivalente å la mise de MN3-5 à l'état 1 avec ouverture de la liaison entre MN4-9 et MN3-5.
Les symboles nouveaux utilisés dans ce tableau 3 ont les significations suivantes - c 1 : la borne identifiée est mise au potentiel
d'état logique 1 - c O : la borne identifiée est mise au potentiel
d'état logique 0 - / 1 : la borne identifiée est mise au potentiel
d'état logique 1 après ouverture de la
connexion.
d'état logique 1 - c O : la borne identifiée est mise au potentiel
d'état logique 0 - / 1 : la borne identifiée est mise au potentiel
d'état logique 1 après ouverture de la
connexion.
Le tableau 3 donne également, à partir de la troisième colonne, l'identification des étapes auxquelles une telle panne est détectée ainsi que l'identification de la sortie qui a changé d'état par rapport à son état normal du tableau 2.
La lecture du tableau 3 s'effectue de la manière suivante : la faute ne 1, qui correspond à la borne MN4-5 mise au potentiel d'état logique 1, modifie l'état de la borne de sortie Si aux étapes 2 et 8 de la séquence du programme de test du tableau 2 ; ceci signifie que pour cette faute ne 1,
Si passe à l'état 1 alors qu'en fonctionnement normal il est à l'état O à ces deux étapes.
Si passe à l'état 1 alors qu'en fonctionnement normal il est à l'état O à ces deux étapes.
Le tableau 3 montre que des pannes ou fautes différentes donnent lieu à une même configuration logique des bornes de sortie à la même étape de la séquence. C'est ainsi que la sortie Si indique une erreur à l'étape n 2 pour les pannes 1, 2 et 4. On peut alors en déduire que si la sortie Si indique une erreur à l'étape n 2, elle est due à l'une des pannes 1, 2 ou 4. Cette remarque conduit à réarranger le tableau 3 pour obtenir le tableau 4 qui indique les pannes ou fautes possibles (parmi dix-huit) en fonction du rang de la séquence et de la sortie qui change d'état par rapport à l'état normal. Le tableau 4 montre qu'il n'y a qu'à certaines étapes de la séquence que l'on peut détecter un changement sur la borne de sortie, ces étapes étant de rang 2, 5, 8, 11, 14 et 17.
Ces différentes remarques sont mises à profit pour réaliser le dispositif de localisation des pannes de circuits logiques, tels que celui de la figure 1. Plus précisément, le dispositif de localisation sera décrit en relation avec la localisation d'une panne de circuits logiques sur une carte de circuits imprimés 30 (figure 2) qui constitue le support de circuits logiques mais aussi de circuits analogiques. Pour fixer les idées, on supposera que la carte à tester 30 comporte 96 bornes d'entrée/sortie, certaines correspondant à des signaux logiques, d'autres à des signaux analogiques, d'autres enfin à des tensions d'alimentation ou de polarisation.
Afin de ne prendre en compte que les entrées/sorties de type logique, la carte a tester 30 est connectée au dispositif de localisation des pannes par un circuit interface-31 qui fait partie dudit dispositif. Un exemple de réalisation d'un circuit interface sera décrit ci-après en relation avec la figure 3.
TABLBAU 4
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Outre le circuit interface 31, le dispositif de localisation comprend un générateur des séquences de test 44 qui est connecté au circuit interface 31 par l'intermédiaire d'un démultiplexeur 32.Ce générateur est également connecté à une mémoire 35 à enregistrement et lecture par l'intermédiaire du démultiplexeur 32 et d'un multiplexeur 34.
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Outre le circuit interface 31, le dispositif de localisation comprend un générateur des séquences de test 44 qui est connecté au circuit interface 31 par l'intermédiaire d'un démultiplexeur 32.Ce générateur est également connecté à une mémoire 35 à enregistrement et lecture par l'intermédiaire du démultiplexeur 32 et d'un multiplexeur 34.
Cette mémoire 35 enregistre les résultats des comparaisons des séquences de test qui sont appliquées à la carte 30. Ces résultats sont ensuite lus pour être comparés par un comparateur 38 au contenu d'une mémoire 37 dans laquelle sont enregistrés, pour chacune des dix-huit pannes possibles, les résultats attendus des comparaisons des séquences de test.L'identité entre une séquence effectuée et une séquence contenue dans la mémoire 37 indique qu'il y a une faute et identifie cette faute qui est affichée par un circuit d'affichage 39 dont le contenu représente les types de pannes (tableau 3 ; colonne 2).Les différents eléments qui viennent d'être décrits sont commandés par un séquenceur 41 qui est connecté par des conducteurs 42 au générateur de séquences de test 44, au démultiplexeur 32, au multiplexeur 34, à la mémoire 37 et au circuit d'affichage 39. Les différentes opérations à effectuer sur la mémoire 35 et le circuit d'affichage 39 sont commandées par un circuit logique de contrôle 40 sur les conducteurs 45, 46, 47 et 48 ; ce circuit de contrôle 40 reçoit un signal de résultat de comparaison en provenance du comparateur 38 par un conducteur 49.Le circuit interface 31 est connecté a la mémoire 35 par l'intermédiaire d'un comparateur 36, de conducteurs 50 et du multiplexeur 34.
Le générateur de séquences de test 44 peut être réalisé sous la forme d'une mémoire dans laquelle sont enregistrés divers codes. Elle indique d'abord sous forme d'un code à quatre-vingt-seize chiffres les bornes de la carte 30 dont il faut tenir compte lors des opérations du test. Ce code correspond à une carte de circuits imprimés déterminé et est valable pour toute la durée du test. Elle indique ensuite les dix-neuf codes à huit chiffres chacun des deux dernières colonnes du tableau 2, les cinq premiers chiffres correspondant aux signaux & appliquer aux entrées et les trois derniers correspondant aux signaux de sortie que l'on doit obtenir en réponse aux signaux d'entrée. Chaque code est affecté de son rang dans la séquence (tableau 2 - colonne 1) et d'un chiffre 1 pour indiquer que ce code permet de détecter une panne dans le cas contraire, le chiffre est 0.
Afin que le circuit interface connaisse les bornes ou doivent être appliqués les signaux d'entrée correspondant à ces codes et celles ou doivent être reçus les signaux de sortie, il est prévu d'ajouter un code qui indique le sens de la connexion.
La structure des codes enregistrés dans la mémoire 44 dépend de la structure du circuit interface 31. Le schéma de la figure 3 correspond au circuit interface pour chacune des bornes de la carte de circuits imprimés 30.
Il comprend un commutateur bidirectionnel 60 qui est connecté, d'une part, à une borne 61 de la carte 30 et, d'autre part, à la sortie 64 d'un commutateur unidirectionnel 62. L'entrée 63 du commutateur 62 et sa sortie 64 sont connectées aux entrées d'un comparateur 65. La sortie 64 est à un potentiel de polarisation 69 par l'intermédiaire d'une résistance 67. L'ouverture ou la fermeture du commutateur 60 est commandée sur le conducteur 66 par un chiffre 1 ou 0 du premier code contenu dans la mémoire 44, code qui indique l'affectation des bornes de la carte 30. L'ouverture ou la fermeture du commutateur 62 est commandée, sur le conducteur 68, par un chiffre 1 ou 0 d'un deuxième code contenu dans la mémoire 44, code qui indique que la borne considérée correspond soit à une entrée, soit à une sortie.L'entrée 63 du commutateur 62 reçoit le signal d'un chiffre o ou 1 d'un troisième code contenu dans la mémoire 44, code qui indique les valeurs des signaux de test - entrée et sortie (colonnes 4 et 5 du tableau 2) pour les bornes de la carte qui sont utilisées ; pour les bornes non utilisées, le chiffre correspondant du code est 1
Le tableau 5 donne la table de vérité du circuit de la figure 3 avec les conventions suivantes - le chiffre 1 sur le conducteur 66 ou 68 correspond
i l'ouverture du commutateur 60 ou 62 ; la borne
61 n'est pas utilisée et est donc inactive.
Le tableau 5 donne la table de vérité du circuit de la figure 3 avec les conventions suivantes - le chiffre 1 sur le conducteur 66 ou 68 correspond
i l'ouverture du commutateur 60 ou 62 ; la borne
61 n'est pas utilisée et est donc inactive.
TABLEAU 5
Borne Entrée Signaux Commu- Commu- Borne utilisée Sortie test tateur tateur
Fil Fil Fil 60 62 Fil 61
66 68 63
O 0 O Fermé Fermé Entrée à O
O O 1 Fermé Fermé Entrée à 1
0 1 O Fermé Ouvert Sortie
o 1 1 Fermé Ouvert Sortie
1 0 1 Ouvert Fermé Inactive
1 0 1 Ouvert Fermé Inactive
1 0 1 Ouvert Fermé Inactive
1 0 1 Ouvert Fermé Inactive - le chiffre O sur le conducteur 66 ou 68 correspond
à la fermeture du commutateur 60 ou 62 ; la borne
61 est utilisée et le conducteur 63 reçoit un
signal d'entrée qui est donc appliqué à la borne
61.
Borne Entrée Signaux Commu- Commu- Borne utilisée Sortie test tateur tateur
Fil Fil Fil 60 62 Fil 61
66 68 63
O 0 O Fermé Fermé Entrée à O
O O 1 Fermé Fermé Entrée à 1
0 1 O Fermé Ouvert Sortie
o 1 1 Fermé Ouvert Sortie
1 0 1 Ouvert Fermé Inactive
1 0 1 Ouvert Fermé Inactive
1 0 1 Ouvert Fermé Inactive
1 0 1 Ouvert Fermé Inactive - le chiffre O sur le conducteur 66 ou 68 correspond
à la fermeture du commutateur 60 ou 62 ; la borne
61 est utilisée et le conducteur 63 reçoit un
signal d'entrée qui est donc appliqué à la borne
61.
Le fonctionnement du circuit de la figure 3 est le suivant en s'aidant du tableau -5. Lorsque les deux commutateurs 60 et 62 sont fermés, le signal O ou 1 (lignes 1 et 2 du tableau 5) appliqué sur l'entrée 63 est appliqué & la borne 61 de la carte 30 ; ce signal est également appliqué sur les deux entrées du comparateur 65 qui délivre alors un signal. d'identité 1. Lorsque seul le commutateur 60 est fermé, la borne 61 est une sortie de la carte dont le signal est appliqué à une entrée du comparateur 65 dont l'autre entrée reçoit le signal O ou 1 (lignes 3 et 4 du tableau 5) qui devrait apparaître sur cette sortie en fonctionnement normal sans défaut.S'il y a identité entre les deux entrées du comparateur, ce dernier fournit un signal de valeur 1 qui correspond å un fonctionnement normal ; dans le cas contraire, il fournit un signal de valeur O qui indique une faute. Lorsque le commutateur 60 est ouvert, la borne 61 n'est pas utilisée et la comparaison donne un signal d'identité 1 car le conducteur 63 est à l'état 1 tandis que le conducteur 64 est également au potentiel de l'état 1 car le commutateur 62 reçoit un signal de fermeture 0.
La description du schéma de la figure 3 permet de comprendre que pour chacune des dix-neuf étapes d'une séquence de test, la mémoire 44 enregistre un premier code à quatre-vingt-six chiffres , chaque chiffre étant affecté à un des quarte-vingt-seize conducteurs 66y. Ce premier code comporte des 1 pour les positions correspondant à des bornes non utilisées et des O pour les positions correspondant aux bornes utilisées. Il enregistre un deuxième code à quatre-vingt-seize chiffres, chaque chiffre étant affecté à un des quatre-vingt seize conducteurs 68y. Ce deuxième code comporte des O pour les positions correspondant å des bornes non utilisées ou à des bornes d'entrée et des 1 pour les positions correspondant a des bornes de sortie.Elle enregistre également un troisième code à quatrevingt-seize chiffres, chaque chiffre étant affecté à un des quatre-vingt-seize conducteurs 69y. Ce troisième code indique les valeurs des signaux de test et des signaux de sortie. Un quatrième code à nombre de chiffres variable donne le numéro codé en binaire de l'étape, associé a un chiffre 1 ou o selon que l'étape considérée est une étape qui détecte une faute F ou n'en détecte pas.
TABLEAU 6 . Positions des 1 2 3 4 5 18 30 31 70 95 96
chiffres des codes ---------------------------------------------------- . Bornes utilisées 1 0 0 1 0 0 0 0 0 0 1 ou non . Entrées/Sorties O O 1 0 1 1 0 9 0 0 0
ES S S E E E E . Signaux de test 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ----- ----- ----- ----- ----- ----- ----- ----- ----
D1S1 S2 S3 D2 H1 H2 R1 . F + n de l'étape 0 + Code de l'étape n 1
du test ------ ----- ----- ----- ----- ----- ----- ---- ---- . Entrées/Sorties O 0 1 0 1 1 0 0 0 0 0 . Signaux de test 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 .F + n de l'étape 1 + Code de l#étape 2
de test
ETAPES Ne 3 A 18
------ ------ ------ ------- ------ ------ ------ --- ------ ------ ------ ------- ------ ------ ------ --------- . Entrées/Sorties 0 0 1 0 1 1 0 0 0 0 0 . Signaux de test 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 . F + n de l'étape 0 + Code de l'étape 19
de test -----------------------------------------------------------
Le tableau 6 donne une illustration du contenu de la mémoire 44 en indiquant en clair les chiffres des quatre premiers codes enregistrés dans la mémoire pour l'étape n 1. Il indique également les codes des étapes n 2 et n 19 mais pour les 2 à 19, le code des bornes utilisées n'est pas répété car il ne change pas au cours d'une séquence.
chiffres des codes ---------------------------------------------------- . Bornes utilisées 1 0 0 1 0 0 0 0 0 0 1 ou non . Entrées/Sorties O O 1 0 1 1 0 9 0 0 0
ES S S E E E E . Signaux de test 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ----- ----- ----- ----- ----- ----- ----- ----- ----
D1S1 S2 S3 D2 H1 H2 R1 . F + n de l'étape 0 + Code de l'étape n 1
du test ------ ----- ----- ----- ----- ----- ----- ---- ---- . Entrées/Sorties O 0 1 0 1 1 0 0 0 0 0 . Signaux de test 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 .F + n de l'étape 1 + Code de l#étape 2
de test
ETAPES Ne 3 A 18
------ ------ ------ ------- ------ ------ ------ --- ------ ------ ------ ------- ------ ------ ------ --------- . Entrées/Sorties 0 0 1 0 1 1 0 0 0 0 0 . Signaux de test 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 . F + n de l'étape 0 + Code de l'étape 19
de test -----------------------------------------------------------
Le tableau 6 donne une illustration du contenu de la mémoire 44 en indiquant en clair les chiffres des quatre premiers codes enregistrés dans la mémoire pour l'étape n 1. Il indique également les codes des étapes n 2 et n 19 mais pour les 2 à 19, le code des bornes utilisées n'est pas répété car il ne change pas au cours d'une séquence.
On remarquera que, dans le cas particulier de l'ensemble de circuits logiques de la figure 1, les codes des Entrées/8orties sont identiques d'une étape à la suivante ; cela provient du fait que les bornes sont toujours utilisées dans le même sens mais il se peut qu'avec un circuit comportant une liaison BUS bidirectionnelle, les bornes ne soient pas toujours utilisées dans le même sens.
Alors que la mémoire 44 est prévue pour générer les dix-neuf étapes de la séquence de test, la mémoire 37 est prévue pour générer les comparaisons des résultats de cette séquence qui correspondent aux dix-huit pannes possibles. Le tableau 7 donne une illustration du contenu de la mémoire 37 en indiquant en clair les chiffres des codes pour les pannes ne 1, n 2 et n 18. Ce tableau est obtenu à l'aide des tableaux 2 et 3. Le tableau 3 indique que, pour la panne n 1, un erreur doit apparaître sur la sortie Si à l'étape n 2 et sur la sortie Si a l'étape n 8 ; cela signifie que le comparateur (65 - figure 3 ou 36 - figure 2) fournira le chiffre 0 de non-identite pour la sortie
Si aux étapes n 2 et ne 8 et le chiffre 1 d'identité pour toutes les autres bornes. En conséquence, la panne n 1 sera détectée si, au cours d'une séquence de test comportant dix-neuf étapes, on obtient à la sortie du comparateur 36 les six codes à quatre-vingt-seize chiffres de la panne n 1 du tableau 7 dans l'ordre indiqué.
Si aux étapes n 2 et ne 8 et le chiffre 1 d'identité pour toutes les autres bornes. En conséquence, la panne n 1 sera détectée si, au cours d'une séquence de test comportant dix-neuf étapes, on obtient à la sortie du comparateur 36 les six codes à quatre-vingt-seize chiffres de la panne n 1 du tableau 7 dans l'ordre indiqué.
TABLEAU 7
<tb> : <SEP> Panne <SEP> : <SEP> Etape <SEP> : <SEP> Position <SEP> des <SEP> chiffres
<tb> n <SEP> n <SEP> 1 <SEP> 2 <SEP> 3 <SEP> 4 <SEP> 5 <SEP> 18 <SEP> 96
<tb> 1 <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> 5 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 11 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 14 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> .<SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> : <SEP> : <SEP> 17 <SEP> : <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> <SEP> . <SEP> . <SEP> . <SEP> 1:
<tb> 2 <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> 5 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> <SEP> 11 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> .<SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 14 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 17 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> <SEP> 3
<tb> à
<tb> <SEP> 17
<tb> 18 <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> 5 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 0 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> .<SEP> . <SEP> 1
<tb> 11 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 14 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 17 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> De manière semblable, la panne n e 2 sera détectée si, au cours d'une séquence de test comportant dix-neuf étapes, on obtient à la sortie du comparateur 36 les six codes à quatre-vingt-seize chiffres de la panne n 2 du tableau 7 dans l'ordre indiqué.On passe ensuite au cycle de test pour détecter la présence éventuelle de la panne n 3 et ainsi de suite jusqu'à la fin du cycle de test correspondant à la panne ne 18.
<tb> n <SEP> n <SEP> 1 <SEP> 2 <SEP> 3 <SEP> 4 <SEP> 5 <SEP> 18 <SEP> 96
<tb> 1 <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> 5 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 11 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 14 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> .<SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> : <SEP> : <SEP> 17 <SEP> : <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> <SEP> . <SEP> . <SEP> . <SEP> 1:
<tb> 2 <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> 5 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> <SEP> 11 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> .<SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 14 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 17 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> <SEP> 3
<tb> à
<tb> <SEP> 17
<tb> 18 <SEP> 2 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> 5 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 0 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> .<SEP> . <SEP> 1
<tb> 11 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 14 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> 17 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1 <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> . <SEP> 1
<tb> De manière semblable, la panne n e 2 sera détectée si, au cours d'une séquence de test comportant dix-neuf étapes, on obtient à la sortie du comparateur 36 les six codes à quatre-vingt-seize chiffres de la panne n 2 du tableau 7 dans l'ordre indiqué.On passe ensuite au cycle de test pour détecter la présence éventuelle de la panne n 3 et ainsi de suite jusqu'à la fin du cycle de test correspondant à la panne ne 18.
Le fonctionnement du dispositif de localisation des pannes des la figure 2 est alors le suivant en supposant que la carte 30 est connectée au circuit interface 31. Sur la commande du séquenceur 41, la mémoire du générateur de séquences ou cycles de test 44 est lue sequentiellement pour en sortir les différents codes du tableau 6. Comme la mémoire 44 n'est pas exactement sous la forme de lignes à quatre-vingt-seize chiffres mais de lignes à huit ou seize chiffres, chaque code est répartie sur 12 ou 6 lignes de sorte qu'il est nécessaire d'utiliser un démultiplexeur 32 comportant des registres mémoire (non représentés) à quatre-vingtseize positions pour mémoriser les codes lus. Les sorties de ces registres sont connectées aux entrées 63y, 66y et 68y du circuit interface 31.Les signaux d'état logique sortant du comparateur 36 à quatrevingt-seize positions sont appliqués par l'intermédiaire des conducteurs 50 a un multiplexeur 34 qui reçoit par ailleurs le numéro de l'étape dans la séquence. Le résultat de la comparaison et le numéro de l'étape ne sont enregistrés dans la mémoire que si l'étape de la séquence permet de détecter une panne, ctest-à-dire s'il s'agit des étapes n- 2, 5, 8, 11, 14 ou 17. Ceci est obtenu par le circuit
ET 43 qui n'est ouvert que si le chiffre F a la valeur 1 et s'il existe un signal d'écriture fourni par le circuit de logique de contrôle 40 sur le conducteur 45.
ET 43 qui n'est ouvert que si le chiffre F a la valeur 1 et s'il existe un signal d'écriture fourni par le circuit de logique de contrôle 40 sur le conducteur 45.
A chaque étape, on enregistre les résultats de comparaison dans la mémoire 35 associes au numéro ou rang de l'étape lorsque celle-ci permet de détecter une panne. Après les dix-neuf étapes, on a dans la mémoire 35 un contenu semblable à celui de la mémoire 37 et ceci pour une panne donnée.
Dès que les résultats de comparaison de la séquence de test sont enregistrés dans la mémoire 35, ils peuvent être lus sous la commande des signaux fournis par le circuit logique de contrôle 40 sur le conducteur 46. En même temps, la partie de la mémoire 37 correspondant à la panne ne 1 (tableau 7) est lue pour être comparée par le comparateur 38 aux résultats des comparaisons de la mémoire 35. Par l'intermédiaire des conducteurs 49, les résultats de ces comparaisons sont enregistrés dans le circuit logique de contrôle 40 qui n'affiche une panne que s'il y a une identité complète entre les contenus des deux parties des mémoires correspondant à la même panne.
S'il n'existe pas de panne n 1, un tel signal d'affichage n'est pas fourni, et la logique de contrôle permet de relire le contenu de la mémoire 35, tout en continuant a lire le contenu de la mémoire 37 qui fournit alors maintenant les signaux correspondants à la panne n 2.
Si la panne est celle de rang 2, les signaux d'identité fournis par le comparateur 38 seront interprétés par le circuit 40 pour afficher sur le dispositif 39 le type de panne (MN4-1/1) par l'intermédiaire du conducteur 48.
Des qu'une panne est détectée, la logique de contrôle est arrêtée car la poursuite de la recherche de panne donnerait des résultats erronés ou sans valeur. En effet, le mode de fonctionnement du simulateur de pannes est tel qu'il ne simule qu'une panne à la fois, ce qui oblige à faire de même dans le dispositif de l'invention. Pour détecter les autres pannes éventuelles, il faut d'abord réparer la première panne qui a été détectée et recommencer la séquence de test depuis le début.
Il est à remarquer qu'il est rare qu'une carte présente plusieurs pannes simultanées de sorte que la première panne qui est détectée sera très probablement la seule pour la carte.
L'invention a été décrite en relation avec un exemple particulier de circuits logiques portés par une carte de circuits imprimés mais il est clair que le dispositif de localisation des pannes peut être utilisé pour d'autres configurations de circuits logiques et de cartes. Bien entendu, les contenus des mémoires seront différents mais les autres éléments seront identiques pour un type d'équipement donné. Ceci signifie qu'un même dispositif de localisation selon l'invention peut être utilisé pour plusieurs cartes de circuits imprimés à condition de charger convenablement les mémoires 44, 37 et 39 avec les codes appropriés. A cet effet, les mémoires sont prévues avec des capacités suffisantes pour permettre une telle polyvalence.
Le dispositif de localisation selon l'invention pourrait être réalisé par un circuit intégré, ce qui permettrait de le monter à demeure sur la carte à circuits imprimés et de détecter rapidement les pannes sur site. Dans ce cas, les tailles des mémoires seraient adaptées à ce qui est juste nécessaire pour la carte concernée.
Le dispositif de localisation des pannes a été décrit avec un générateur des séquences de test réalisé essentiellement sous la forme d'une mémoire 44 qui génère des informations très différentes les unes des autres, savoir les valeurs - des signaux d'entrée, - des signaux de sortie, - des signaux de commande des commutateurs 60 et 62,
c'est-à-dire d'une part les bornes actives et
inactives et, parmi les bornes actives, celles
affectées aux entrées et sorties.
c'est-à-dire d'une part les bornes actives et
inactives et, parmi les bornes actives, celles
affectées aux entrées et sorties.
On comprend alors que cette mémoire 44 pourrait être scindée en plusieurs mémoires, une par type d'information, sans sortir du cadre de l'invention.
Les mémoires 35, 37 et 44 sont du type à enregistrement et lecture mais pour localiser une panne dans une carte déterminée, seule la mémoire 35 met en oeuvre les deux fonctions. En ce qui concerne les mémoires 37 et 44, les opérations de locali sation d'une panne dans une carte déterminée n'utilisent que la fonction lecture et sont donc considérés comme étant des bases de données. Pour localiser une panne sur un autre type carte, leur contenu doit être modifié.
La description ci-dessus du dispositif de localisation des pannes selon l'invention permet de définir un procédé de localisation des pannes qui comprend les opérations suivantes a) La simulation des fonctions réalisées par chacun
des circuits logiques ainsi que des connexions
entre lesdits circuits logiques et entre ces
derniers et les bornes d'entrée et de sortie des
signaux logiques ; ceci correspond à réaliser le
tableau 1 sous une forme assimilable par un
calculateur à l'aide d'un logiciel approprié.
des circuits logiques ainsi que des connexions
entre lesdits circuits logiques et entre ces
derniers et les bornes d'entrée et de sortie des
signaux logiques ; ceci correspond à réaliser le
tableau 1 sous une forme assimilable par un
calculateur à l'aide d'un logiciel approprié.
b) L'élaboration d'une séquence de signaux logiques
à appliquer aux bornes d'entrée et la déter
mination, par simulation, des signaux logiques
apparaissant sur les bornes de sortie en
l'absence de panne des circuits logiques et sur
les connexions ; ceci correspond à réaliser les
opérations qui aboutissent au tableau 2, notam
ment les deux dernières colonnes de droite.
à appliquer aux bornes d'entrée et la déter
mination, par simulation, des signaux logiques
apparaissant sur les bornes de sortie en
l'absence de panne des circuits logiques et sur
les connexions ; ceci correspond à réaliser les
opérations qui aboutissent au tableau 2, notam
ment les deux dernières colonnes de droite.
c) La simulation, à chaque étape de la séquence de
signaux d'entrée, d'une ou plusieurs pannes des
circuits logiques et sur les connexions, de
manière a obtenir un premier répertoire des
signaux de sortie en fonction de l'étape de la
séquence et de la panne simulée ; ceci correspond
à réaliser les opérations qui aboutissent au
tableau 3.
signaux d'entrée, d'une ou plusieurs pannes des
circuits logiques et sur les connexions, de
manière a obtenir un premier répertoire des
signaux de sortie en fonction de l'étape de la
séquence et de la panne simulée ; ceci correspond
à réaliser les opérations qui aboutissent au
tableau 3.
d) La création, à l'aide du premier répertoire, d'un
deuxième répertoire qui détermine la panné en
fonction de l'étape dans la séquence et des
signaux de sortie ; ceci correspond à réaliser
les opérations qui aboutissent au tableau 7.
deuxième répertoire qui détermine la panné en
fonction de l'étape dans la séquence et des
signaux de sortie ; ceci correspond à réaliser
les opérations qui aboutissent au tableau 7.
L'obtention de ces deux répertoires constitue la base du procédé selon l'invention, base à partir de laquelle l'adjonction d'opérations complémentaires permet d'avoir un procédé automatique de localisation ; ce sont ces opérations complémentaires qui sont réalisées de manière automatique par le dispositif qui est décrit et revendiqué.
Les opérations complémentaires comprennent e) l'application d'une séquence de signaux logiques
d'entrée aux bornes d'entrée de l'ensemble des
circuits logiques ; ce sont les signaux de la
quatrième colonne du tableau 2 qui sont appliqués
aux bornes d'entrée ; f) le relevé des signaux logiques apparaissant sur
les bornes de sortie à chaque étape de cette séquence g) la comparaison des signaux logiques de sortie à
ceux calculés lors de la simulation pour la même
étape de cette séquence, et qui correspondent à
la quatrième colonne du tableau 2 h) la mise en mémoire des résultats de cette compa
raison pour les étapes qui doivent détecter une
panne ; i) la comparaison des résultats mis en mémoire avec
le contenu du deuxième répertoire (tableau 7) de
manière à identifier la panne en cas d'identité
de la comparaison.
d'entrée aux bornes d'entrée de l'ensemble des
circuits logiques ; ce sont les signaux de la
quatrième colonne du tableau 2 qui sont appliqués
aux bornes d'entrée ; f) le relevé des signaux logiques apparaissant sur
les bornes de sortie à chaque étape de cette séquence g) la comparaison des signaux logiques de sortie à
ceux calculés lors de la simulation pour la même
étape de cette séquence, et qui correspondent à
la quatrième colonne du tableau 2 h) la mise en mémoire des résultats de cette compa
raison pour les étapes qui doivent détecter une
panne ; i) la comparaison des résultats mis en mémoire avec
le contenu du deuxième répertoire (tableau 7) de
manière à identifier la panne en cas d'identité
de la comparaison.
Le procédé qui vient d'être décrit peut être mis en oeuvre par un dispositif du type de celui décrit en relation avec les figures 2 et 3 mais il est clair que d'autres dispositifs peuvent être réalisés pour cette mise en oeuvre sans sortir du cadre de la présente invention.
Il est important de rappeler que ce procédé ainsi que le dispositif de mise en oeuvre peuvent s'appliquer à tous ensembles de circuits logiques et analogiques mais que les pannes ne sont détectées que pour les circuits logiques. Comme on l'a indiqué ci-dessus, pour passer d'un test d'un ensemble de circuits logiques à un test d'un autre ensemble ayant le même nombre N d'entrées/sorties, il faut modifier essentiellement les contenus des mémoires 44, 37 et 39 pour qu'ils correspondent aux résultats de la simulation qui a été effectuée auparavant.
Cette modification des mémoires peut être réalisée aisément par des moyens connus.
Le dispositif de localisation est relativement simple å réaliser et d'un encombrement suffisamment réduit pour être facilement transportable sur le site de maintenance, tout en étant utilisable sur plusieurs ensembles différents de circuits logiques, chaque ensemble correspondant à une carte de circuits imprimés.
Ce dispositif pourrait être réalisé sous la forme de circuits intégrés et être incorpore å la carte de circuits imprimés pour laquelle il est adapté å localiser les pannes. Dans ce cas, pour localiser les pannes d'un système, il suffirait de surveiller directement ou à distance les dispositifs de localisation associés aux cartes pour localiser et identifier la carte en panne ainsi que le circuit en défaut sur ladite carte. Dans un tel système de maintenance centralisé, chaque dispositif de localisation particulier serait prévu pour effectuer périodiquement ou à la demande une séquence de test de manière å déterminer la carte en panne et à identifier le circuit logique de ladite carte en panne.
Claims (16)
1. Procédé de localisation des pannes d'un ensemble
de circuits logiques connectés entre eux
caractérisé en ce qu'il comprend les opérations
suivantes
a) la simulation des fonctions réalisées par
chacun des circuits logiques ainsi que des
connexions entre lesdits circuits logiques et
entre ces derniers et les bornes d'entrée et
de sortie des signaux logiques,
b) l'élaboration d'une séquence de signaux
logiques à appliquer aux bornes d'entrée et
la détermination, par simulation, des signaux
logiques apparaissant sur les bornes de sortie
en l'absence de panne dans les circuits
logiques et les connexions,
c) la simulation, à chaque étape de la séquence
de signaux d'entrée, d'une ou plusieurs pannes
des circuits logiques et sur les connexions,
de manière à obtenir un premier répertoire
des signaux de sortie en fonction de l'étape
de la séquence et de la panne simulée et,
d) la création, à l'aide du premier répertoire,
d'un deuxième répertoire qui détermine la
panne en fonction de l'étape dans la séquence
et des signaux de sortie.
2. Procédé de localisatIon des pannes d'un ensemble
de circuits logiques selon la revendication 1,
caractérisé en ce qu'il comprend en outre les
opérations suivantes
e) l'application d'une séquence de signaux
logiques d'entrée aux bornes d'entrée de
l'ensemble de circuits logiques,
f) le relevé des signaux logiques apparaissant
sur les bornes de sortie à chaque étape de
cette séquence,
g) la comparaison des signaux logiques de sortie
à ceux calculés lors de la simulation pour la
même étape de cette séquence,
h) la mise en mémoire des résultats de cette
comparaison pour les étapes qui doivent
détecter une panne, et
i) la comparaison des résultats mis en mémoire
avec le contenu du deuxième répertoire de
manière à identifier la panne en cas
d'identité de la comparaison.
3. Dispositif de localisation des pannes d'un
ensemble de circuits logiques (30) mettant en
oeuvre le procédé selon les revendication 1 et 2,
caractérisé en ce qu'il comprend
- des premiers moyens (41, 44) pour générer les
séquences de signaux logiques d'entrée,
- des deuxièmes moyens (31, 32) pour appliquer
lesdits signaux logiques d'entrée aux bornes
d'entrée de 1'ensemble de circuits logiques, des troisièmes moyens (31) pour relever les
signaux logiques sur les bornes de sortie de
l'ensemble de circuits logiques en réponse
auxdits signaux logiques d'entrée, une première mémoire (44) pour générer les
valeurs des signaux logiques qui sont obtenus
sur les bornes de sortie en l'absence de panne
dans l'ensemble de circuits logiques, un premier comparateur (36) pour comparer les
valeurs des signaux relevés à celles des
signaux générés par la première mémoire (44) et
pour fournir un signal logique d'identité ou
d'absence d'identité, une deuxième mémoire (35) pour enregistrer les
valeurs des signaux logiques résultant de la
comparaison, une troisième mémoire (37) pour générer les
valeurs des signaux logiques qui indiquent les
bornes de sortie en défaut en présence de panne
dans l'ensemble de circuits logiques, un deuxième comparateur (38) pour comparer les
valeurs des signaux logiques résultant de la
comparaison à celles des signaux de sortie en
défaut correspondant a des pannes répertoriées
de manière à fournir un signal d'identification
de la panne s'il y a identité des valeurs
comparées et, des moyens de commande et de contrôle (40, 41)
des différents éléments cités ci-dessus.
4. Dispositif de localisation des pannes selon la
revendication 3, caractérisé en ce qu'il comprend
en outre un dispositif d'affichage (39) qui, sous
la commande du signal d'identification de la
panne, permet d'afficher l'identité de la panne.
5. Dispositif de localisation des pannes selon la
revendication 3 ou 4, caractérisé en ce que les
moyens pour générer des séquences de signaux
logiques d'entrée comprennent une quatrième
mémoire (44) qui génère les valeurs logiques
desdits signaux d'entrée de toutes les étapes de
la séquence.
6. Dispositif de localisation des pannes selon la
revendication 5j caractérisé en ce que la
première et la quatrième mémoire sont combinées
en une seule mémoire (44).
7. Dispositif de localisation des pannes selon les
revendications 3, 4, 5 ou 6 dans son application
à un ensemble quelconque de circuits logiques
disposés sur une carte de circuits imprimés
comportant N bornes d'entrées/sorties, carac
térisé en ce qu'il comprend en outre une
cinquième mémoire (44) pour générer des signaux
logiques d'affectation des bornes entrées/sorties
à chaque étape de la séquence des signaux
d'entrée.
8. Dispositif de localisation des pannes selon la
revendication 7, caractérisé en ce que cette
cinquième mémoire est combinée avec la première
et la quatrième mémoire (44).
9. Dispositif de localisation des pannes selon la
revendication 7 ou 8, caractérisé en ce que les
moyens pour appliquer les signaux logiques
d'entrée et les moyens pour relever les signaux
logiques de sortie comprennent des moyens de
commutation (31) connectés sur chacune des bornes
d'entrées/sorties de la carte de circuits
imprimés, lesdits moyens de commutation étant
commandés par les signaux logiques lus dans la
cinquième mémoire.
10. Dispositif de localisation des pannes selon la
revendication 9, caractérisé en ce que les
moyens de commutation connectés à une borne
d'entrée/sortie comprennent un commutateur bi
directionnel (60) dont une borne est connectée à
ladite borne d'entrée/sortie et qui est commandé
par un premier signal logique d'affectation qui
indique si ladite borne est utilisée comme
entrée-sortie active pour les signaux logiques ou
comme entrée-sortie inactive pour les autres
signaux, et un commutateur unidirectionnel (62)
dont la borne de sortie est connectée à l'autre
borne du commutateur bidirectionnel et dont la
borne d'entrée reçoit les signaux lus dans les
première et quatrième mémoires, ledit commutateur
unidirectionnel (62) étant commandé par un signal
logique d'affectation qui indique si ladite borne
est utilisée comme entrée ou comme sortie des
signaux logiques d'entrée et de sortie.
11. Dispositif de localisation des pannes selon la
revendication 9 ou 10, caractérisé
- en ce que la première et la quatrième mémoires
(44) sont prévues pour générer un signal
logique déterminé pour la borne d'entrée/sortie
qui n'est pas utilisée comme entrée ou sortie
d'un signal logique,
- en ce que la cinquième mémoire (44) est prévue
pour générer, d'une part, un signal logique de
fermeture du commutateur bidirectionnel (60)
dans le cas où la borne d'entrée/sortie est
utilisée comme entrée ou comme sortie d'un
signal logique et un signal logique d'ouverture
dans les autres cas et, d'autre part, un signal
logique d'ouverture du commutateur unidirec
tionnel (62) dans le cas où la borne
d'entrée/sortie est utilisée comme sortie d'un
signal logique et un signal logique de
fermeture dans les autres cas et,
- en ce que le premier comparateur (36) comprend
un comparateur élémentaire par borne d'entrée/
sortie chaque comparateur étant connecté,
d'une part, à l'entrée du commutateur unidirec
tionnel (62) et, d'autre part, au point commun
de liaison entre les deux commutateurs (60,
62),
- de sorte que le premier comparateur (36)
fournit toujours un signal d'identité lorsque
les bornes d'entrée/sortie correspondent i des
bornes autres que celles de sortie.
12. Dispositif de localisation des pannes selon la
revendication 9, 10 ou il caractérisé en ce que
la deuxième mémoire (35) est prévue pour
n'enregistrer les résultats des N comparaisons
que pour les étapes de la séquence des signaux
d'entrée qui sont susceptibles de modifier les
signaux de sortie en cas de présence d'une panne.
13. Dispositif de localisation des pannes selon la
revendication 12, caractérisé en ce que la
troisième mémoire (37) est prévue pour générer
les résultats de la simulation d'une ou plusieurs
pannes à chaque étape de la séquence sur la
valeur des signaux logiques de sortie de manière
que la modification de cette valeur par rapport à
un fonctionnement sans panne corresponde à un
signal logique de non-identité à la sortie du
premier comparateur.
14. Dispositif de localisation des pannes selon l'une
quelconque des revendications précédentes 3 à 13,
caractérisé en ce que ledit dispositif est
réalisé sous la forme d'une circuit intégré qui
fait partie de l'ensemble de circuits logiques ou
de la carte de circuits imprimés dont il est
censé localiser les pannes.
15. Dispositif de localisation des pannes d'un
système comprenant un ensemble de circuits
logiques ou cartes de circuits imprimés,
caractérisé en ce que chaque ensemble ou carte
comporte un dispositif selon la revendication 14
et en ce que chaque dispositif est prévu pour
effectuer périodiquement ou à la demande une
séquence de test de manière à déterminer
l'existence d'une panne sur ledit ensemble ou
ladite carte et à identifier, s'il y a lieu, le
circuit logique en panne.
16. Dispositif de localisation des pannes selon la
revendication 15, caractérisé en ce que chaque
dispositif de localisation associé à un ensemble
ou à une carte est connecté à un système de
surveillance centralisé.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8716155A FR2623630B1 (fr) | 1987-11-23 | 1987-11-23 | Procede et dispositif de localisation des pannes de circuits logiques |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8716155A FR2623630B1 (fr) | 1987-11-23 | 1987-11-23 | Procede et dispositif de localisation des pannes de circuits logiques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2623630A1 true FR2623630A1 (fr) | 1989-05-26 |
| FR2623630B1 FR2623630B1 (fr) | 1992-01-03 |
Family
ID=9357035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8716155A Expired - Fee Related FR2623630B1 (fr) | 1987-11-23 | 1987-11-23 | Procede et dispositif de localisation des pannes de circuits logiques |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2623630B1 (fr) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878761A1 (fr) * | 1997-05-13 | 1998-11-18 | Nec Corporation | Procédé et dispositif pour diagnostiquer la position d'une erreur |
| FR2817635A1 (fr) * | 2000-12-01 | 2002-06-07 | Thomson Csf | Systeme ameliore pour la maintenance d'un ensemble d'equipements |
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-
1987
- 1987-11-23 FR FR8716155A patent/FR2623630B1/fr not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2623630B1 (fr) | 1992-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |