JPH03168841A - 集積回路チツプを一義的に識別する方法及び装置 - Google Patents
集積回路チツプを一義的に識別する方法及び装置Info
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- JPH03168841A JPH03168841A JP2266596A JP26659690A JPH03168841A JP H03168841 A JPH03168841 A JP H03168841A JP 2266596 A JP2266596 A JP 2266596A JP 26659690 A JP26659690 A JP 26659690A JP H03168841 A JPH03168841 A JP H03168841A
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- 230000004044 response Effects 0.000 claims description 5
- 238000005070 sampling Methods 0.000 claims description 2
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- 238000012545 processing Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
- G01R31/318561—Identification of the subpart
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ．産業上の利用分野
本発明は、集積回路チップの識別方法に関し、より詳し
くは、米国特許第３７８３２５４号、第３７６１６９５
号、第３７８４９０７号明細書に開示され定義されてい
るタイプのレベル検知走査設計即ちレベル・センシティ
ブ・スキャン・デザイン（ＬＳＳＤ）システムおよびそ
の他の走査設計方法で使用できるように適合された集積
回路チップの識別方法に関する。
くは、米国特許第３７８３２５４号、第３７６１６９５
号、第３７８４９０７号明細書に開示され定義されてい
るタイプのレベル検知走査設計即ちレベル・センシティ
ブ・スキャン・デザイン（ＬＳＳＤ）システムおよびそ
の他の走査設計方法で使用できるように適合された集積
回路チップの識別方法に関する。
Ｂ．従来の技術
単一の大規模集積（ＬＳＩ）デバイスまたはチップに含
まれる回路機能が複雑で極めて数多いため、ＬＳＳＤシ
ステムおよびテスト技法が広く利用されている。ＬＳＳ
Ｄ設計は、全ラッチがシフト・レジスタまたはテスト用
走査リング中で一つに接続されることを必要とし、この
方法を用いると、パターンをこの設計における全ラッチ
中にまたは全ラッチからシフトする（走査する）ことが
可能になる。
まれる回路機能が複雑で極めて数多いため、ＬＳＳＤシ
ステムおよびテスト技法が広く利用されている。ＬＳＳ
Ｄ設計は、全ラッチがシフト・レジスタまたはテスト用
走査リング中で一つに接続されることを必要とし、この
方法を用いると、パターンをこの設計における全ラッチ
中にまたは全ラッチからシフトする（走査する）ことが
可能になる。
米国特許第４２８８９０３号明細書は、ＬＳＳＤシステ
ム、テスト技法、およびサービス・プロセッサと中央演
算処理装置の動作を同期させるためのＬＳＳＤ設計と整
合性のある保守用インターフェースを含むコンピュータ
・システムを開示している。米国特許第４２６８９０３
号明細書の開示内容を引用により本明細書に合体する。
ム、テスト技法、およびサービス・プロセッサと中央演
算処理装置の動作を同期させるためのＬＳＳＤ設計と整
合性のある保守用インターフェースを含むコンピュータ
・システムを開示している。米国特許第４２６８９０３
号明細書の開示内容を引用により本明細書に合体する。
米国特許第４２９３９１９号、第４２９８９８０号、第
４４９３０７７号明細書は、一般にＬＳＳＤ規則および
走査リングのテスト方法に合致するＬＳＩ回路の例を示
している。
４４９３０７７号明細書は、一般にＬＳＳＤ規則および
走査リングのテスト方法に合致するＬＳＩ回路の例を示
している。
米国特許第４５１９０７８号明細書は、テスト中の論理
回路を刺激するテスト・ベクトルとして、内部で生成さ
れた擬似ランダム・シーケンスを組み込んだ、ＬＳＩ回
路を自己テストする方法を開示している。テスト・ベク
トルに対するチップ内部の応答を内部または外部署名解
析により解析して、回路が適正に機能していたかどうか
決定する。
回路を刺激するテスト・ベクトルとして、内部で生成さ
れた擬似ランダム・シーケンスを組み込んだ、ＬＳＩ回
路を自己テストする方法を開示している。テスト・ベク
トルに対するチップ内部の応答を内部または外部署名解
析により解析して、回路が適正に機能していたかどうか
決定する。
米国特許第４７１０９３１号明細書は、複数の機能モジ
ュールを含むテスト区分可能論理回路を開示している。
ュールを含むテスト区分可能論理回路を開示している。
各機能モジュールはアドレス復号／選択回路を介してア
ドレス可能であり、各モジュールごとに別々のテスト・
パターンを生成し、各モジュールを互いに別々にテスト
することができ、システムの全テストを完了するのに要
する時間と、テスト・パターンを発生するのに要する時
間がともに減少するように、選択モジュールが動作可能
に分離され、テスト境界が画定される。
ドレス可能であり、各モジュールごとに別々のテスト・
パターンを生成し、各モジュールを互いに別々にテスト
することができ、システムの全テストを完了するのに要
する時間と、テスト・パターンを発生するのに要する時
間がともに減少するように、選択モジュールが動作可能
に分離され、テスト境界が画定される。
適正な自己テスト用データを選択するには特定のチップ
の厳格な論理構造が必要なので、自己テスト用データの
選択を容易にするには正確なチップ識別が必要である。
の厳格な論理構造が必要なので、自己テスト用データの
選択を容易にするには正確なチップ識別が必要である。
マイクロコードの負荷には影響しないチップの論理構造
の僅かな変化が、自己テストの失敗を招く。ただし、上
記のどの特許でも、チップ識別機構については触れてい
ない。
の僅かな変化が、自己テストの失敗を招く。ただし、上
記のどの特許でも、チップ識別機構については触れてい
ない。
特願昭５８−３２５２号明細書は、ＬＳＩチップ内に形
成されたＩＣの論理構造を表す識別コード・パターンを
もつＬＳＩチップを開示している。
成されたＩＣの論理構造を表す識別コード・パターンを
もつＬＳＩチップを開示している。
ＬＳＩチップには、識別コード・パターンをＬＳＩチッ
プから並列に読み取るための１組の外部ピンまたは外部
端子が設けられている。チップ内に識別コード・パター
ンを形成すると自動テストが容易になるものの、識別コ
ード・パターンにアクセスするために外部端子を設けな
ければならないため、この手法は実用的ではない。識別
コード・パターンを定義するのに使用できるビットの数
は、チップで利用可能な外部端子の数によって制限され
る。
プから並列に読み取るための１組の外部ピンまたは外部
端子が設けられている。チップ内に識別コード・パター
ンを形成すると自動テストが容易になるものの、識別コ
ード・パターンにアクセスするために外部端子を設けな
ければならないため、この手法は実用的ではない。識別
コード・パターンを定義するのに使用できるビットの数
は、チップで利用可能な外部端子の数によって制限され
る。
Ｃ．発明が解決しようとする課題
本発明の目的は、集積回路チップを一義的に識別し、走
査設計システム、走査テスト技法および走査設計方法で
の使用に適合された方法および装置を提供することにあ
る。
査設計システム、走査テスト技法および走査設計方法で
の使用に適合された方法および装置を提供することにあ
る。
本発明の目的には、追加のチップ・ピンも、集積回路チ
ップの特別な変更も必要としない、上記のようなチップ
識別の方法および装置を提供することも含まれる。
ップの特別な変更も必要としない、上記のようなチップ
識別の方法および装置を提供することも含まれる。
本発明の目的には、チップのＬＳＳＤ走査リングを用い
て、効率的で信頼性のあるチップおよびチップ・レベル
の識別を容易にする、上記のようなチップ識別の方法お
よび装置を提供することも含まれる。
て、効率的で信頼性のあるチップおよびチップ・レベル
の識別を容易にする、上記のようなチップ識別の方法お
よび装置を提供することも含まれる。
Ｄ．課題を解決するための手段
本発明の目的および利点は、走査設計システムおよび走
査テスト技法での使用に適合された、集積回路チップを
一義的に識別する方法および装置によって達成される。
査テスト技法での使用に適合された、集積回路チップを
一義的に識別する方法および装置によって達成される。
識別しようとする各ＬＳＩチップに、対応する所定の識
別番号を割り当てる。
別番号を割り当てる。
各所定の識別番号は、共通の予め定義された書式をもっ
ている。割り当てられた所定の識別番号は、識別しよう
とするＬＳＩチップ中の複数の予め定義されたシフト・
レジスタ・ラッチ（ＳＲＬ）に記憶する。記憶された所
定の識別番号を選択的に読み出すことにより、ＬＳＩチ
ップが識別される。
ている。割り当てられた所定の識別番号は、識別しよう
とするＬＳＩチップ中の複数の予め定義されたシフト・
レジスタ・ラッチ（ＳＲＬ）に記憶する。記憶された所
定の識別番号を選択的に読み出すことにより、ＬＳＩチ
ップが識別される。
Ｅ．実施例
第１図に、本発明による集積回路チップを一義的に識別
する方法を示す、ＬＳＩ走査リング１０の末端部分の構
成図が示されている。この集積回路チップ識別法をＬＳ
ＳＤによる実施例に関して図示し説明するが、本発明は
、パターンをこの設計におけるラッチ中にまたラッチか
ら走査することのできる、その他の様々な走査設計方法
でも有利に使用できることを理解されたい。
する方法を示す、ＬＳＩ走査リング１０の末端部分の構
成図が示されている。この集積回路チップ識別法をＬＳ
ＳＤによる実施例に関して図示し説明するが、本発明は
、パターンをこの設計におけるラッチ中にまたラッチか
ら走査することのできる、その他の様々な走査設計方法
でも有利に使用できることを理解されたい。
シフト・レジスタ・ラッチ（ＳＲＬ）１２は、走査リン
グ部分１０に含まれる多数のシフト・レジスタ・ラッチ
（ＳＲＬ）１２を備えた単一の記憶素子をもたらす。識
別しようとする特定のシステムの各ＬＳＩチップに対応
する所定の識別番号を割り当てる。ＬＳＩ走査リング部
分１０は、識別しようとするＬＳＩチップに所定の識別
番号を記憶するのに用いられる、複数の予め定義された
シフト・レジスタ・ラッチ（ＳＲＬ）１４および１６を
含んでいる。所定の各識別番号は、シフト・レジスタ１
４に記憶されている予め定義された数Ｌ個のチップ識別
ビットおよびシフト・レジスタ１６に記憶されている予
め定義された数Ｍ個のレベルＩＤビットを含めて、共通
の予め定義されたフォーマットをもつ。
グ部分１０に含まれる多数のシフト・レジスタ・ラッチ
（ＳＲＬ）１２を備えた単一の記憶素子をもたらす。識
別しようとする特定のシステムの各ＬＳＩチップに対応
する所定の識別番号を割り当てる。ＬＳＩ走査リング部
分１０は、識別しようとするＬＳＩチップに所定の識別
番号を記憶するのに用いられる、複数の予め定義された
シフト・レジスタ・ラッチ（ＳＲＬ）１４および１６を
含んでいる。所定の各識別番号は、シフト・レジスタ１
４に記憶されている予め定義された数Ｌ個のチップ識別
ビットおよびシフト・レジスタ１６に記憶されている予
め定義された数Ｍ個のレベルＩＤビットを含めて、共通
の予め定義されたフォーマットをもつ。
特定のシステムで各ＬＳＩチップを一義的に識別するた
め、必要に応じで、それぞれ、特定数のチップＩＤビッ
トＬおよびレベルＩＤビットＭを使用する。すべて論理
０またはすべて論理１のビット・パターンは、エラー表
示として取っておき、チップＩＤやレベルＩＤを識別す
るのに使用しないことが好ましい。たとえば、Ｌが６ビ
ットであり、すべて論理０ （００００００）とすべて
論理１（１１１１１１）の識別番号は使用しない場合、
（２’−２）、すなわち６２種の異なるチップＩＤビッ
トのパターンが得られる。同様に、Ｍが４ビットであり
、すべて論理０ （００００）とすべて論理１（１１１
１）の識別番号−は使用しない場合、（２’−２）、す
なわち１４種の異なるレベルＩＤビットのパターンが得
られる。
め、必要に応じで、それぞれ、特定数のチップＩＤビッ
トＬおよびレベルＩＤビットＭを使用する。すべて論理
０またはすべて論理１のビット・パターンは、エラー表
示として取っておき、チップＩＤやレベルＩＤを識別す
るのに使用しないことが好ましい。たとえば、Ｌが６ビ
ットであり、すべて論理０ （００００００）とすべて
論理１（１１１１１１）の識別番号は使用しない場合、
（２’−２）、すなわち６２種の異なるチップＩＤビッ
トのパターンが得られる。同様に、Ｍが４ビットであり
、すべて論理０ （００００）とすべて論理１（１１１
１）の識別番号−は使用しない場合、（２’−２）、す
なわち１４種の異なるレベルＩＤビットのパターンが得
られる。
所定の識別番号を、チップ走査データ出力（ＳＤＯ）と
記された線の所に示されている走査リング１０の末端か
ら分離する、一定数Ｎ個のパッド・シフト・レジスタ・
ラッチ１８が設けられている。
記された線の所に示されている走査リング１０の末端か
ら分離する、一定数Ｎ個のパッド・シフト・レジスタ・
ラッチ１８が設けられている。
シフト・レジスタ・ラッチ１４および１６の固定位置を
設けると、ＬＳＩチップを識別する識別番号を定義する
、記憶された予め選択された数Ｌ個およびＭ個のビット
を位置決めするのに必要な一定数Ｎ個のビット・シフト
を選択的に読み出し識別することが容易となる。パッド
・シフト・レジスタ・ラッチｌ８は、特定の集積回路チ
ップで望まれるどんな機能でももつことができる。
設けると、ＬＳＩチップを識別する識別番号を定義する
、記憶された予め選択された数Ｌ個およびＭ個のビット
を位置決めするのに必要な一定数Ｎ個のビット・シフト
を選択的に読み出し識別することが容易となる。パッド
・シフト・レジスタ・ラッチｌ８は、特定の集積回路チ
ップで望まれるどんな機能でももつことができる。
システム内に識別しようとするＬＳＩチップが多数ある
場合、最小数のシフト・レジスタ・ラッチ１２をもつ特
定のチップによって、許容できるパッド・ビットの数Ｎ
の最大値が決まる。Ｌ＋Ｍ十Ｎの合計は、識別しようと
するチップのシステム内の最小数のシフト・レジスタ・
ラッチをもつチップ中のシフト・レジスタ・ラッチ１２
の数以下でなければならない。
場合、最小数のシフト・レジスタ・ラッチ１２をもつ特
定のチップによって、許容できるパッド・ビットの数Ｎ
の最大値が決まる。Ｌ＋Ｍ十Ｎの合計は、識別しようと
するチップのシステム内の最小数のシフト・レジスタ・
ラッチをもつチップ中のシフト・レジスタ・ラッチ１２
の数以下でなければならない。
第２図の概略図は、ＬＳＳＤ技法で単一記憶素子として
使用されるタイプの與型的なシフト・レジスタ・ラッチ
（ＳＲＬ）１２を示す。第３図を参照すると、各シフト
・レジスタ・ラッチ１２は一対の極性保持（Ｄ型）ラッ
チＬ１およびＬ２から構成され、第１のＬ１ラッチの出
力が第２のＬ２ラッチの入力に印加される。Ｌ１ラッチ
は、機能的記憶素子として用いられる。Ｌ２ラッチは古
い値または現在の値を記憶するのに用いられ、Ｌ１ラッ
チは新しい値または次の値を記憶するのに用いられる。
使用されるタイプの與型的なシフト・レジスタ・ラッチ
（ＳＲＬ）１２を示す。第３図を参照すると、各シフト
・レジスタ・ラッチ１２は一対の極性保持（Ｄ型）ラッ
チＬ１およびＬ２から構成され、第１のＬ１ラッチの出
力が第２のＬ２ラッチの入力に印加される。Ｌ１ラッチ
は、機能的記憶素子として用いられる。Ｌ２ラッチは古
い値または現在の値を記憶するのに用いられ、Ｌ１ラッ
チは新しい値または次の値を記憶するのに用いられる。
また、Ｌ２ラッチは、ある種のＬＳＳＤシステムではＬ
１ラッチと機能的に独立して使用できる。１つの走査デ
ータ入力（ＳＤＩ）が、チップ上の前のＬ２ラッチの出
力に接続して、パターンをこの設計における全ラッチ中
にまたは全ラッチからシフトまたは走査できるように、
取ってある。ＬＳＳＤ設計は、チップ全体上の全シフト
・レジスタ・ラッチ１２を一緒に接続してシフト・レジ
スタまたは走査リングとすることを必要とする。すべて
のシフト・レジスタ・ラッチ１２が、チップ・ピンＳＤ
Ｉに接続された第ＩＬＩＳＤＩと並列に接続され、最後
のＬ２ＳＤＩがＳＤＯに接続され、他の各Ｌ２ＳＤＯが
別のＬＩＳＩＤに接続されて、走査リングを定義する。
１ラッチと機能的に独立して使用できる。１つの走査デ
ータ入力（ＳＤＩ）が、チップ上の前のＬ２ラッチの出
力に接続して、パターンをこの設計における全ラッチ中
にまたは全ラッチからシフトまたは走査できるように、
取ってある。ＬＳＳＤ設計は、チップ全体上の全シフト
・レジスタ・ラッチ１２を一緒に接続してシフト・レジ
スタまたは走査リングとすることを必要とする。すべて
のシフト・レジスタ・ラッチ１２が、チップ・ピンＳＤ
Ｉに接続された第ＩＬＩＳＤＩと並列に接続され、最後
のＬ２ＳＤＩがＳＤＯに接続され、他の各Ｌ２ＳＤＯが
別のＬＩＳＩＤに接続されて、走査リングを定義する。
Ａクロック入力を用いて、ＳＤＩからのデータをＬ１ラ
ッチ中にクロックする。線Ｄのデータ入力は正常の機能
データ゜入力であり、この入力からのデータをロードす
るのにシステム・クロックＣが用いられる。シフト・レ
ジスタ・ラッチ１６および１８のそれぞれについて、デ
ータ入力Ｄハイを論理１に７接続し、データ入力Ｄロー
を論理Ｏに接続することにより、チップ識別番号がチッ
プに記憶されて、所定の識別番号のビット・パターンを
形成する。Ｂクロック入力を用いて、Ｌ１ラッチからの
データを、走査リングの末端部分１０を含む走査リング
のＬ２ラッチ中にクロックする。
ッチ中にクロックする。線Ｄのデータ入力は正常の機能
データ゜入力であり、この入力からのデータをロードす
るのにシステム・クロックＣが用いられる。シフト・レ
ジスタ・ラッチ１６および１８のそれぞれについて、デ
ータ入力Ｄハイを論理１に７接続し、データ入力Ｄロー
を論理Ｏに接続することにより、チップ識別番号がチッ
プに記憶されて、所定の識別番号のビット・パターンを
形成する。Ｂクロック入力を用いて、Ｌ１ラッチからの
データを、走査リングの末端部分１０を含む走査リング
のＬ２ラッチ中にクロックする。
走査リングの末端部分１０にある最後のＬ２ラッチの出
力は、チップ走査データ出力（ＳＤＯ）と呼ばれるチッ
プ出力ピンに接続されている。
力は、チップ走査データ出力（ＳＤＯ）と呼ばれるチッ
プ出力ピンに接続されている。
第３図には、１００１という例示的な記憶された集積回
路識別番号が示されている。例として、Ｌ＝２個のＬチ
ップＩＤビットおよびＭ＝２個のレベルＩＤビットが示
されている。通常は、チップＩＤにもレベルＩＤにもも
っと大きいビット数ＬおよびＭが用いられる。図のよう
に、１個のパッド・シフト・レジスタ・ラッチ１８が用
いられており、すなわちＮは１に等しいと設定されてい
る。
路識別番号が示されている。例として、Ｌ＝２個のＬチ
ップＩＤビットおよびＭ＝２個のレベルＩＤビットが示
されている。通常は、チップＩＤにもレベルＩＤにもも
っと大きいビット数ＬおよびＭが用いられる。図のよう
に、１個のパッド・シフト・レジスタ・ラッチ１８が用
いられており、すなわちＮは１に等しいと設定されてい
る。
シフト・レジスタ・ラッチ１８の数ＮはＯでもそれより
大きくてもよい。ただし、ある特定のシステムで識別し
ようとするすべての集積回路チップについて、同じ数Ｎ
個のシフト・レジスタ・ラッチ１８が共通でなければな
らない。チップの記憶されている識別番号にアクセスす
るのに必要なビット・シフトの数を識別するのに、一定
数Ｎ個のパッド・シフト・レジスタ・ラッチ１８が用い
られるだけなので、特定のチップで望まれる、可変信号
や一定なハイまたはロー・データ入力Ｄなどどんな所望
の信号も、パッド・シフト・レジスタ・ラッチ１８のど
れにでも印加できる。パッド・シフト・レジスタ・ラッ
チ１８に印加されるクロック入力Ｃは、走査中はオフに
なるというＬＳＳＤ要件に合致しさえすればよい。
大きくてもよい。ただし、ある特定のシステムで識別し
ようとするすべての集積回路チップについて、同じ数Ｎ
個のシフト・レジスタ・ラッチ１８が共通でなければな
らない。チップの記憶されている識別番号にアクセスす
るのに必要なビット・シフトの数を識別するのに、一定
数Ｎ個のパッド・シフト・レジスタ・ラッチ１８が用い
られるだけなので、特定のチップで望まれる、可変信号
や一定なハイまたはロー・データ入力Ｄなどどんな所望
の信号も、パッド・シフト・レジスタ・ラッチ１８のど
れにでも印加できる。パッド・シフト・レジスタ・ラッ
チ１８に印加されるクロック入力Ｃは、走査中はオフに
なるというＬＳＳＤ要件に合致しさえすればよい。
第４図は、第３図に示した記憶されたチップ識別番号を
検索するために本発明の方法で用いられる制御信号を示
す走査タイミング図である。図のように、フラッシュ（
１）で指示されている初期設定は、チップ上の全シフト
・レジスタ・ラッチ１２をＯ状態に初期設定するために
、走査ゲート信号、ＬＳＳＤ ＡクロックおよびＬＳＳ
Ｄ Ｂクロックを論理１に保持し、ラッチＬＬのＳＤ
Ｉを論理Ｏに保持して実行する。フラッシュ（１）中に
、チップＩＤピットＯおよび１、レベルＩＤビットＯお
よび１、パッド・シフト・レジスタ・ラッチ・ビットの
それぞれについて、ＬＬラッチにＯがロードされる。フ
ラッシュ（１）中にＯ状態がロードされる前は、チップ
ＩＤビットＯおよび１、レベルＩＤビットＯおよび１の
それぞれに、Ｘが示されている。ただし、ＸはＯ状態ま
たは１状態のどちらかという未知の状態を表す。
検索するために本発明の方法で用いられる制御信号を示
す走査タイミング図である。図のように、フラッシュ（
１）で指示されている初期設定は、チップ上の全シフト
・レジスタ・ラッチ１２をＯ状態に初期設定するために
、走査ゲート信号、ＬＳＳＤ ＡクロックおよびＬＳＳ
Ｄ Ｂクロックを論理１に保持し、ラッチＬＬのＳＤ
Ｉを論理Ｏに保持して実行する。フラッシュ（１）中に
、チップＩＤピットＯおよび１、レベルＩＤビットＯお
よび１、パッド・シフト・レジスタ・ラッチ・ビットの
それぞれについて、ＬＬラッチにＯがロードされる。フ
ラッシュ（１）中にＯ状態がロードされる前は、チップ
ＩＤビットＯおよび１、レベルＩＤビットＯおよび１の
それぞれに、Ｘが示されている。ただし、ＸはＯ状態ま
たは１状態のどちらかという未知の状態を表す。
フラッシュ（１）で示される初期フラッシュを実行せず
に、記憶されている識別番号が検索できることを理解さ
れたい。記憶されている識別番号を検索する逐次段階が
、工Ｄ設定（２）に示されている制御信号で開始できる
。
に、記憶されている識別番号が検索できることを理解さ
れたい。記憶されている識別番号を検索する逐次段階が
、工Ｄ設定（２）に示されている制御信号で開始できる
。
ＩＤ設定（２）で、走査ゲート信号が非活動化されてＯ
になり、第３図の機能ＩＤクロックが動作可能となる。
になり、第３図の機能ＩＤクロックが動作可能となる。
動作可能となった機能ＩＤクロックがシフト・レジスタ
・ラッチ１４および１６に印加されて、Ｌ１データ入力
Ｄに印加された一定なハイまたはローのデータ入力が、
シフト・レジスタ・ラッチ１４および１６のＬ１ラッチ
中にラッチまたはロードされるようになる。ＩＤ設定（
２）では、第３図に示した例で示されているデータ入力
Ｄに対応して、チップＩＤビットＯおよびレベルＩＤビ
ット１のＬ１ラッチに論理１がロードされ、チップＩＤ
ビット１およびレベルＩＤビットＯのＬ１ラッチに論理
Ｏがロードされる。次いで、走査ゲート信号が再び活動
化されて、機能ＩＤクロックが非活動化され、すなわち
オフになる。
・ラッチ１４および１６に印加されて、Ｌ１データ入力
Ｄに印加された一定なハイまたはローのデータ入力が、
シフト・レジスタ・ラッチ１４および１６のＬ１ラッチ
中にラッチまたはロードされるようになる。ＩＤ設定（
２）では、第３図に示した例で示されているデータ入力
Ｄに対応して、チップＩＤビットＯおよびレベルＩＤビ
ット１のＬ１ラッチに論理１がロードされ、チップＩＤ
ビット１およびレベルＩＤビットＯのＬ１ラッチに論理
Ｏがロードされる。次いで、走査ゲート信号が再び活動
化されて、機能ＩＤクロックが非活動化され、すなわち
オフになる。
次に、Ｌ２設定（３）で、ＬＳＳＤ Ｂクロックがパル
ス動作して、データをＬ１ラッチからＬ２ラッチにロー
ドまたはコピーする。シフト・レジスタ・ラッチ１４お
よび１６のチップＩＤデータおよびレベルＩＤデータを
Ｌ１ラッチからＬ２ラッチヘコピーするには、まずＢク
ロックの活動化が必要である。そうでなくて、Ａクロッ
クがまず活動化された場合には、前のＬ２データがＬ１
ラッチに転送されるとき、シフト・レジスタ・ラッチ１
４および１６のチップＩＤデータとレベルＩＤデータが
放棄されることになる。Ｌ２設定（３）で、シフト・レ
ジスタ・ラッチ１４のチップＩＤビットＯおよびシフト
・レジスタ・ラッチ１６のレベルＩＤビット１のＬ１ラ
ッチから当該のＬ２ラッチに論理１がコピーされ、シフ
ト・レジスタ・ラッチ１４のチップＩＤビット１および
シフト・レジスタ・ラッチ１６のレベルＩＤビット０の
Ｌ１ラッチから当該のＬ２ラッチに論理Ｏがコピーされ
る。
ス動作して、データをＬ１ラッチからＬ２ラッチにロー
ドまたはコピーする。シフト・レジスタ・ラッチ１４お
よび１６のチップＩＤデータおよびレベルＩＤデータを
Ｌ１ラッチからＬ２ラッチヘコピーするには、まずＢク
ロックの活動化が必要である。そうでなくて、Ａクロッ
クがまず活動化された場合には、前のＬ２データがＬ１
ラッチに転送されるとき、シフト・レジスタ・ラッチ１
４および１６のチップＩＤデータとレベルＩＤデータが
放棄されることになる。Ｌ２設定（３）で、シフト・レ
ジスタ・ラッチ１４のチップＩＤビットＯおよびシフト
・レジスタ・ラッチ１６のレベルＩＤビット１のＬ１ラ
ッチから当該のＬ２ラッチに論理１がコピーされ、シフ
ト・レジスタ・ラッチ１４のチップＩＤビット１および
シフト・レジスタ・ラッチ１６のレベルＩＤビット０の
Ｌ１ラッチから当該のＬ２ラッチに論理Ｏがコピーされ
る。
走査はスキャン・アウト（４）で開始し、６つのビット
・サイクル１〜６が示されている。各ビット・サイクル
中に、Ａクロックが活動化されて、データを前のＬ２ラ
ッチからＬ１ラッチに転送またはシフトし、次いでＢク
ロックが活動化されて、データをＬ１ラッチからＬ２ラ
ッチにコピーする。
・サイクル１〜６が示されている。各ビット・サイクル
中に、Ａクロックが活動化されて、データを前のＬ２ラ
ッチからＬ１ラッチに転送またはシフトし、次いでＢク
ロックが活動化されて、データをＬ１ラッチからＬ２ラ
ッチにコピーする。
チップＳＤＯでは、記憶されている識別番号を、逆の順
序で、すなわち第３図に示すように右から左へシフトま
たは走査する。Ａクロック・パルスが印加されると同時
に、チップＳＤＯがサンプリングされる。ビット・サイ
クノレ１の第１のＡクロック・パルスで、パッド・シフ
ト・レジスタ・ラッチのＬ２データまたはＯがチップＳ
ＤＯでサンプリングされる。図ではデータＯが示してあ
るが、パッド・シフト・レジスタ・ラッチのＬ２データ
の値は任意であり、Ｘ状態すなわち未知状態とみなすこ
とができる。ビット・サイクル２の第２のＡクロック・
パルスで、レベルＩＤビットＯデータまたは１がチップ
ＳＤＯでサンプリングされる。
序で、すなわち第３図に示すように右から左へシフトま
たは走査する。Ａクロック・パルスが印加されると同時
に、チップＳＤＯがサンプリングされる。ビット・サイ
クノレ１の第１のＡクロック・パルスで、パッド・シフ
ト・レジスタ・ラッチのＬ２データまたはＯがチップＳ
ＤＯでサンプリングされる。図ではデータＯが示してあ
るが、パッド・シフト・レジスタ・ラッチのＬ２データ
の値は任意であり、Ｘ状態すなわち未知状態とみなすこ
とができる。ビット・サイクル２の第２のＡクロック・
パルスで、レベルＩＤビットＯデータまたは１がチップ
ＳＤＯでサンプリングされる。
次にビット・サイクル３の第３のＡクロック・パルスで
、レベルＩＤビットＯデータまたはＯがチップＳＤＯで
サンプリングされる。ビット・サイクル４の第４のＡク
ロック・パルスでのチップＩＤビット１データまたは０
１およびビット・サイクル５の第５のクロック・パルス
でのチップＩＤビットＯデータまたは１を含めて、記憶
されているすべての識別番号が読み出されるまで、チッ
プＳＤＯのサンプリングを続ける。ビット・サイクノレ
６で、Ｘで表される、前のシフト・レジスタ・ラッチ１
２からチップＩＤビットＯへのデータが読み取られる。
、レベルＩＤビットＯデータまたはＯがチップＳＤＯで
サンプリングされる。ビット・サイクル４の第４のＡク
ロック・パルスでのチップＩＤビット１データまたは０
１およびビット・サイクル５の第５のクロック・パルス
でのチップＩＤビットＯデータまたは１を含めて、記憶
されているすべての識別番号が読み出されるまで、チッ
プＳＤＯのサンプリングを続ける。ビット・サイクノレ
６で、Ｘで表される、前のシフト・レジスタ・ラッチ１
２からチップＩＤビットＯへのデータが読み取られる。
記憶されている識別番号を検索するシフト・レジスタ・
ラッチの位置を示す一義的なコードをチップＩＤまたは
レベルＩＤのシフト・レジスタ・ラッチに設けるなど、
定義された拡張システムをシフト・レジスタ・ラッチ１
４または１８あるいはその両方に記憶できることを理解
されたい。走査ゲート信号を用いないその他の方法を使
ってシフト・レジスタ・ラッチ１４および１６を設定す
ることもできる。機能クロック信号で一定のＬＩＳＤＩ
データをシフト・レジスタ・ラッチ１４および１６ヘロ
ードさせるために種々のクロック制御技法が使用できる
。
ラッチの位置を示す一義的なコードをチップＩＤまたは
レベルＩＤのシフト・レジスタ・ラッチに設けるなど、
定義された拡張システムをシフト・レジスタ・ラッチ１
４または１８あるいはその両方に記憶できることを理解
されたい。走査ゲート信号を用いないその他の方法を使
ってシフト・レジスタ・ラッチ１４および１６を設定す
ることもできる。機能クロック信号で一定のＬＩＳＤＩ
データをシフト・レジスタ・ラッチ１４および１６ヘロ
ードさせるために種々のクロック制御技法が使用できる
。
本発明を例示した実施例の詳細に関して記載したが、こ
れらの詳細は、本発明の範囲を限定するものではない。
れらの詳細は、本発明の範囲を限定するものではない。
Ｆ．発明の効果
本発明により、集積回路チップを一義的に識別し、走査
設計システム、走査テスト技法および走査設計方法での
使用に適合された方法および装置が提供される。
設計システム、走査テスト技法および走査設計方法での
使用に適合された方法および装置が提供される。
第１図は、本発明の方法を利用できる、ＬＳＳＤシフト
・レジスタ走査リングの一部分の構成図である。 第２図は、第１図のＬＳＳＤシフト・レジスタ走査リン
グ部分で使用されるタイプの典型的なラッチを示す構成
図である。 第３図は、例示的な記憶された集積回路識別番号を示す
構成図である。 第４図は、第３図の記憶されたチップ識別番号を検索す
るために、本発明で使用する制御信号を示すタイミング
図である。 １０・・・・走査リング部分、１２、１４、１６、１８
・・・・シフト・レジスタ・ラッチ（ＳＲＬ）。
・レジスタ走査リングの一部分の構成図である。 第２図は、第１図のＬＳＳＤシフト・レジスタ走査リン
グ部分で使用されるタイプの典型的なラッチを示す構成
図である。 第３図は、例示的な記憶された集積回路識別番号を示す
構成図である。 第４図は、第３図の記憶されたチップ識別番号を検索す
るために、本発明で使用する制御信号を示すタイミング
図である。 １０・・・・走査リング部分、１２、１４、１６、１８
・・・・シフト・レジスタ・ラッチ（ＳＲＬ）。
Claims (15)
- （１）識別しようとする各ＬＳＩチップに対応する一義
的な所定の識別番号を割り当てる段階と、上記の割り当
てられた所定の識別番号を、識別しようとする各ＬＳＩ
チップ中の複数の子め定義されたシフト・レジスタ・ラ
ッチに記憶する段階と、 ＬＳＩチップを識別するため、上記の記憶された所定の
識別番号を選択的に読み出す段階とを含む、走査設計シ
ステムおよびテスト技法での使用に適した、集積回路チ
ップを一義的に識別する方法。 - （２）識別しようとする上記各ＬＳＩチップに対応する
所定の識別番号を割り当てる上記段階が、第１の所定数
Ｌ個のビットを含む第１のチップＩＤ番号を識別する段
階と、 レベルＩＤ番号を識別する段階と、 第１及び第２のチップＩＤ番号を連結して、各所定の識
別番号を形成する段階と、 を含むという、請求項（１）に記載の方法。 - （３）識別しようとする各ＬＳＩチップ中の上記複数の
子め定義されたシフト・レジスタ・ラッチが、ＬＳＩチ
ップの走査データ出力からの所定数Ｎ個のパッド・シフ
ト・レジスタ・ラッチに置かれているという、請求項（
１）に記載の方法。 - （４）ＬＳＩチップを識別するため、上記の記憶された
所定の識別番号を選択的に読み出す上記段階が、 上記走査データ出力からの上記パッド・シフト・レジス
タ・ラッチに対応する、上記の所定数Ｎ個のビット・シ
フトを検出する段階と、 上記の検出されたＮ個のビット・シフトに応じで、上記
の記憶された所定の識別番号を識別する段階と を含むという、請求項（３）に記載の方法。 - （５）上記の割り当てられた所定の識別番号を、複数の
子め定義されたシフト・レジスタ・ラッチに記憶する上
記段階が、 識別しようとする各ＬＳＩチップ中の上記の予め定義さ
れたシフト・レジスタ・ラッチとＬＳＩチップの走査デ
ータ出力との間に配置された所定数のパッド・シフト・
レジスタ・ラッチを識別する段階と、 上記の割り当てられた所定の識別番号に対応する上記の
予め定義されたシフト・レジスタ・ラッチのそれぞれを
設定する信号を印加する段階とを含むという、請求項（
３）に記載の方法。 - （６）上記の所定の識別番号に対応する予め定義された
シフト・レジスタ・ラッチのそれぞれを設定する信号を
印加する上記段階が、 選んだ論理０または論理１の機能データ信号を予め定義
された各シフト・レジスタ・ラッチの機能データ入力Ｄ
に印加する段階と、 上記の印加された機能データ信号を予め定義された各シ
フト・レジスタ・ラッチにロードするために、システム
・クロック信号を印加する段階とを含むという、請求項
（５）に記載の方法。 - （７）各上記シフト・レジスタ・ラッチがＬ１ラッチと
Ｌ２ラッチから構成され、上記Ｌ２ラッチは上記Ｌ１ラ
ッチに結合され、上記Ｌ１ラッチから上記Ｌ２ラッチに
データをコピーするためにＢクロック信号が上記Ｌ２ラ
ッチに印加され、上記Ｌ１ラッチは上記機能データ入力
Ｄを含み、上記Ｌ１ラッチは走査リング中の前のシフト
・レジスタ・ラッチからデータを受け取るための走査デ
ータ入力を有し、上記Ｌ２ラッチから上記Ｌ１ラッチに
データをコピーするためにＡクロック入力信号が上記Ｌ
１ラッチに印加され、 ＬＳＩチップを識別するために、上記の記憶された所定
の識別番号を選択的に読み出す上記段階が、 上記システム・クロック信号を動作不能にする走査ゲー
ト信号を発生する段階と、 上記の印加された機能データ信号を上記Ｌ１ラッチから
上記Ｌ２ラッチにコピーするためにＢクロック信号を印
加する段階と、 第１のＡクロック信号および第２のＢクロック信号を逐
次印加し、上記の印加された第１の各Ａクロック信号で
チップ走査データ出力信号をサンプリングする段階とを
含むという、 請求項（６）に記載の方法。 - （８）走査データ入力と走査データ出力を有する走査リ
ングを形成する複数のシフト・レジスタ・ラッチ記憶素
子を有する、走査テストに適したタイプの集積回路チッ
プを一義的に識別するための装置であって、 識別しようとする各ＬＳＩチップに含まれている一義的
な所定の識別番号を記憶する、複数の予め定義されたシ
フト・レジスタ・ラッチと、ＬＳＩチップを識別するた
めに、上記の記憶された所定の識別番号を選択的に読み
出す手段と、を含む上記の装置。 - （９）上記複数の予め定義されたシフト・レジスタ・ラ
ッチが、上記走査データ出力からの所定数Ｎ個のパッド
・シフト・レジスタ・ラッチの位置にあるという、請求
項（８）に記載の装置。 - （１０）パッド・シフト・レジスタ・ラッチの上記の所
定数Ｎが、０に等しいかまたはそれより大きな選択され
た整数である、請求項（８）に記載の装置。 - （１１）上記複数の予め定義されたシフト・レジスタ・
ラッチのそれぞれが機能データ入力Ｄを含み、さらに、
上記機能データ入力Ｄに結合され、論理１または論理０
の選択された信号を供給する手段を含む、 請求項（８）に記載の装置。 - （１２）ＬＳＩチップを識別するために、上記の記憶さ
れた所定の識別番号を選択的に読み出す上記手段が、 上記走査データ出力からの所定数Ｎ個のパッド・シフト
・レジスタ・ラッチに対応する所定数Ｎ個のビット・シ
フトを検出する手段と 上記の検出されたＮ個のビット・シフトに応じて、上記
の記憶された所定の識別番号を識別する手段と を含むという、請求項（８）に記載の装置。 - （１３）上記複数の予め定義されたシフト・レジスタ・
ラッチが、チップＩＤ番号を定義するための第１の所定
数Ｌ個のビットと、チップ・レベルＩＤ番号を定義する
ための第２の所定数Ｍ個のビットを記憶するという、請
求項（８）に記載の装置。 - （１４）走査データ入力および走査データ出力を有する
走査リングを形成する複数のシフト・レジスタ・ラッチ
記憶素子を有する、走査テストに適したタイプの集積回
路チップを一義的に識別する方法であって、 識別しようとする各ＬＳＩチップ中に含まれる、上記走
査データ出力から所定数Ｎ個のシフト・レジスタ・ラッ
チの位置にある複数の予め定義されたシフト・レジスタ
・ラッチに、一義的な所定の識別番号を記憶する段階と
、 ＬＳＩチップを識別するために、上記の記憶された所定
の識別番号を選択的に読み出す段階と、を含む上記の方
法。 - （１５）ＬＳＩチップを識別するために、上記の記憶さ
れた所定の識別番号を選択的に読み出す上記段階が、 上記の所定数Ｎ個のパッド・シフト・レジスタ・ラッチ
に対応するＮ個のビット・シフトを検出する段階と、 上記の検出されたＮ個のビット・シフトに応じて、上記
の記憶された所定の識別番号を識別する段階と を含むという、請求項（１４）に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US07/438,746 US5079725A (en) | 1989-11-17 | 1989-11-17 | Chip identification method for use with scan design systems and scan testing techniques |
| US438746 | 1989-11-17 |
Publications (2)
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|---|---|
| JPH03168841A true JPH03168841A (ja) | 1991-07-22 |
| JP2794482B2 JP2794482B2 (ja) | 1998-09-03 |
Family
ID=23741846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266596A Expired - Fee Related JP2794482B2 (ja) | 1989-11-17 | 1990-10-05 | Ｌｓｉチップを識別する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5079725A (ja) |
| EP (1) | EP0430844A3 (ja) |
| JP (1) | JP2794482B2 (ja) |
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| JPS62133371A (ja) * | 1985-12-05 | 1987-06-16 | Nec Corp | 半導体装置 |
| JPS6342482A (ja) * | 1986-08-07 | 1988-02-23 | Nec Corp | チツプ品名判別方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8027496B2 (en) | 1998-11-24 | 2011-09-27 | Phonak Ag | Hearing device with peripheral identification units |
| JP2007198754A (ja) * | 2006-01-23 | 2007-08-09 | Fujitsu Ltd | スキャンチェーン抽出プログラム、スキャンチェーン抽出方法及び試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2794482B2 (ja) | 1998-09-03 |
| US5079725A (en) | 1992-01-07 |
| EP0430844A2 (en) | 1991-06-05 |
| EP0430844A3 (en) | 1991-07-31 |
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