JPS62120699A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 誤り訂正回路を内蔵したメモリにおいて、情報ビットと
検査ビットとをそれぞれ独立に検査する回路構成を持た
せる。

〔産業上の利用分野〕

本発明は誤り訂正回路（ＥＣＣ回路）を内蔵したメモリ
に係り、特に、その試験に好適な回路構成に関する。

〔従来の技術〕

従来、半導体記憶装置のメモリセルの信頼性を確保する
ため種々の試験が行なわれている。一方、半導体記憶装
置の内部でα線等でセルがデータを保持できなくなりる
ソフトエラーが発生する問題があり、それを救済するた
め、誤り訂正回路を付加した半導体記憶装置が用いられ
ている。

第３図に従来の半導体記憶装置を示してあり、Ｄｉｎが
データ入力、ＩＢが情報ピッ）＋　ＣＯＤが符号器、Ｐ
Ｂが検査ビット、ＤＥＣが復号器、ＤＯがデータ出力を
表す。

第３図において、或データを書込む場合、当該情報を書
込む情報ビン）ＩＢの他に、余分のビットを設けておき
、書込むデータから予め或組合せで余分のデータを符号
器ＣＯＤで発生させて、それを余分のセル（検査ピッ）
）ＰＢに書込んでおく。読出す時には、情報ビットと検
査ビットの或組合せをとり、情報ビットがらでたデータ
が正しくないときは復号器ＤＥＣから出たデータによっ
て誤ったビットを反転させて出力する。

〔発明が解決しようとする問題点〕

この誤り訂正回路を存する半導体記憶装置の試験の場合
、試験結果が正常であっても、それがメモリセルの動作
そのものが正常な結果なのか、メモリセルはソフトエラ
ーを発生したが誤り訂正回路で訂正されて出力が正常で
あったのかが判別できないという問題がある。

〔問題点を解決するための手段〕

本発明は、誤り訂正回路ｉ番を内蔵した半導体記憶装置
において、該装置内にスイッチ手段と、該スイッチ手段
の切換を制御する信号をセットするレジスタとを設け、
該レジスタの状態に応じて、■誤り訂正がかかった通常
のメモリ動作をするモード、■情報ビット側のみを使用
するモード。

■検査ビット側のみを使用するモード、の３つのモード
が設定されるようにするものであり、それにより、情報
ビットと検査ビットとをそれぞれ独立に検査する回路構
成を提供する。

第１図に本発明の回路の概要図を表しである。

これを採って本発明を説明すると、第１図でＤｉｎがデ
ータ入力、ＩＢが情報ビット、ＣＯＤが符号器、ＰＢが
検査ビット　ＤＥＣが復号器、ＤＯがデータ出力を有す
る誤り訂正回路であり、スイッチ手段８１〜Ｓ７が設け
られている。

〔作用〕

第１図において、スイッチ手段８１〜Ｓ７の切換により
次のそれぞれ異なる検査モードが得られる。

■通常の場合 ５１＝ＯＮ、５２＝ＯＮ、５３＝１，５４＝ＯＮ、５５
＝ＯＮ、５６＝ＯＮ、５７＝１この場合、通常のように
誤り訂正回路が作動し、訂正されたデータが出力する。

■情報ビット側のみを使用する場合 ５１＝ＯＦＦ、５２＝ＯＮ、５３＝１，５４＝ＯＦＦ、
５５＝ＯＦＦ、５６＝ＯＦＦ、５７＝１この場合、誤り
訂正がかからず、情報ビット側のみを試験することがで
きる。

■検査ビ・ノド側のみを使用する場合 ５Ｌ＝ＯＦＦ、５２−ＯＦＦ、５３＝２，５４−ＯＦＦ
、Ｓ５冨ＯＦＦ、５６＝ＯＦＦ、Ｓ７＝この場合、誤り
訂正がかからず、検査ビット側の試験をすることができ
る。

なお、以上のスイッチの状態は、予め素子内にレジスタ
をもうけておいて、その中に情報を入れておくことによ
り設定するのが良い。また、使用時に通常動作が行なわ
れるように電源投入時には、■の状態になるように構成
しておく。

〔実施例〕

第２図に本発明の実施例の回路図を表してあり、この回
路は誤り訂正コードとしてハミングコードを用いた誤り
訂正回路内蔵の半導体記憶装置である。第２図において
、第１図との対応を表すために、第１図と対応する部分
に同一符号を付加しである。スイッチＳ１は信号Ｂバー
で制御されるＮＡＮＤ回路で構成されており、スイッチ
Ｓ３は信号Ｂで制御されるＮＡＮＤ回路で構成されてお
り、スイッチＳ６は信号Ａバー、Ｂバーを入力とするＮ
ＡＮＤゲートの出力で制御されるＮＯＲ回路であり、ス
イッチＳ７は信号Ｂ及びＢバーにより情報ビット側と検
査ビット側のいずれかの側に切換わるＮＡＮＤ回路で構
成されている。但し、データ入力と情報ビットの接続を
ＯＮ、ＯＦＦするスイッチＳ２、情報ビットＩＢと復号
器ＤＥＣの接続をＯＮ、ＯＦＦするスイッチＳ４、及び
検査ピッ）ＰＢと復号器ＤＥＣの接続をＯＮ、ＯＦＦす
るスイッチＳ５についてはその位置を示し、詳細構成は
省略している。８ビツトのデータ入力Ｄ　ｉｎ１〜８に
対して、８ビツトの情報ビットのＣｅ１１１〜８　（セ
ンスアンプＳ／Ａ１〜８）と４ビソトの検査ビレトのＣ
ｅ１ｌ　９〜１２（センスアンプＳ／Ａ９〜１２）を有
している。この情報８ビツトのデータの組合で検査用の
データを発生させるのが符号器ＣＯＤであり、それを検
査ビットＰＨのＣＢ１１９〜１２に書込んでお（。読出
す時には、情報ビットＩＢと検査ビットＰＢの組合せを
とり、情報ビットからでたデータが正しくないときは復
号器ＤＥＣから出たデータによって誤ったビットを反転
させてデータ出力０１〜０８に出力するように構成して
あり、これらについては従来と同様である。

データ入力Ｄｘｎｌ、２には各スイッチの制御信号＾、
Ａ（バー）とＢ、Ｂ（バー）をセットするレジスタＲが
備えられており、該レジスタは外部端子Ｔ−０に通常使
用される電圧より高い電圧が印加され、高電圧検出回路
ＨＢＤが作動するときのみデータ入力端子Ｄｉｎｌ、２
に接続され、Ｄｘｎｌ＋２のデータによりレジスタＲが
セントされる。Ｄｉｎｌ、２のデータとセントされる制
御信号Ａ、Ｂと各モードとの関係は次の如くである。

■誤り訂正がかかった状態二通常使用時Ａ＝Ｏ，Ｂ＝０
であり、データ入力端子Ｄ　ｉｎｌ、２へ印加するデー
タは“０”、”０″とする。

■情報ビットのみを扱う時 Ａ−“１”、Ｂ＝“０”であり、データ入力端子Ｄｉｎ
ｌ、２へ印加するデータは１’、”Ｏ″である。

■検査ビットのみを扱う時 Ａ＝“０“、Ｂ＝“１”であり、データ入力端子Ｄｔｎ
ｌ、２へ印加するデータは０”、“１”とする。

以上、本発明について実施例を示したが、特許請求の範
囲内において種々変更可能である。

〔発明の効果〕

上述のように、本発明によれば、誤り訂正回路を内蔵し
た半導体記憶装置において、■誤り訂正がかかった通常
の動作モード、■情報ビット側のみを使用するモード、
■検査ビット側のみを使用するモードの３つの状態をス
イッチ手段で切換えることができるので、試験時に情報
ビットと検査ビットとをそれぞれ独立に試験でき、メモ
リセル自身の信頼性をテストすることが可能になる。

【図面の簡単な説明】

第１図は本発明の、概要を示す構成図、第２図は本発明
の実施例の回路図、第３図は従来例の構成図である。 Ｄｉｎ：データ入力、ｒＢ：情報ビット、ＣＯＤ：符号
器、ＰＢ：検査ビット、ＤＥＣ：復号器。

Claims (1)

【特許請求の範囲】
1. 誤り訂正回路を内蔵した半導体記憶装置において、該装
   置内にスイッチ手段と、該スイッチ手段の切換を制御す
   る信号をセットするレジスタとを備え、該スイッチ手段
   は該レジスタの状態に応じて、（１）誤り訂正がかかっ
   た通常のメモリ動作をするモード、（２）情報ビット側
   のみを使用するモード、（３）検査ビット側のみを使用
   するモード、の３つのモードを設定するように切換わる
   ことを特徴とする半導体記憶装置。