JP2526060B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JP2526060B2 JP2526060B2 JP62115238A JP11523887A JP2526060B2 JP 2526060 B2 JP2526060 B2 JP 2526060B2 JP 62115238 A JP62115238 A JP 62115238A JP 11523887 A JP11523887 A JP 11523887A JP 2526060 B2 JP2526060 B2 JP 2526060B2
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- Japan
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- error
- memory
- output
- memory unit
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は特に衛星搭載システムに適用して好ましい
メモリ装置に関する。
メモリ装置に関する。
「従来の技術」 Ｎ個のユニットで構成されるシステムにおいて、多数
決判定方式（TMR）による出力決定は、異常の種類を問
わずＫ個（Ｋ＜N/2）以下のユニットの異常であれば抑
圧可能であることから、高信頼を要求されるシステムの
冗長構成としてよく用いられる。しかし、多数決判定の
ためには３個以上のユニットを必要とするため、デュプ
レックス方式等の待機冗長構成に比べてシステムトータ
ルとしての信頼度は必ずしも高くならない。このため、
ユニット故障により生存ユニット数が２以下となった場
合に冗長構成を再構成し、単独運用あるいはデュプレッ
クス方式に移行するようないくつかの変形TMR方式が考
えられている（IEEE Transaction on Reliability,Vol.
R-23,No.2,p66〜74,JUNE 1974）。
決判定方式（TMR）による出力決定は、異常の種類を問
わずＫ個（Ｋ＜N/2）以下のユニットの異常であれば抑
圧可能であることから、高信頼を要求されるシステムの
冗長構成としてよく用いられる。しかし、多数決判定の
ためには３個以上のユニットを必要とするため、デュプ
レックス方式等の待機冗長構成に比べてシステムトータ
ルとしての信頼度は必ずしも高くならない。このため、
ユニット故障により生存ユニット数が２以下となった場
合に冗長構成を再構成し、単独運用あるいはデュプレッ
クス方式に移行するようないくつかの変形TMR方式が考
えられている（IEEE Transaction on Reliability,Vol.
R-23,No.2,p66〜74,JUNE 1974）。
しかし、これらのいずれの変形TMR方式ともユニット
の異常モードとしては故障のみを考えており、部分的な
誤り発生についても故障と同一の扱いをしていた。一
方、衛星搭載メモリでは、宇宙線重粒子によりビット反
転（ソフトエラー）が生じる。宇宙線によるソフトエラ
ー発生率はハードエラー発生率に対して格段に大きく、
さらに複数のビットが同時に誤りとなる確率が地上に比
べて格段に大きいという特徴がある。ただし、ソフトエ
ラー自身は地上と同様にメモリ再書き込みにより、容易
に修復可能である。
の異常モードとしては故障のみを考えており、部分的な
誤り発生についても故障と同一の扱いをしていた。一
方、衛星搭載メモリでは、宇宙線重粒子によりビット反
転（ソフトエラー）が生じる。宇宙線によるソフトエラ
ー発生率はハードエラー発生率に対して格段に大きく、
さらに複数のビットが同時に誤りとなる確率が地上に比
べて格段に大きいという特徴がある。ただし、ソフトエ
ラー自身は地上と同様にメモリ再書き込みにより、容易
に修復可能である。
上記変形TMR方式を衛星搭載メモリ装置に適用して用
いた場合、生存ユニット数が２個以下となった場合には
総合の異常発生確率はソフトエラー発生率によって支配
され高信頼度が得られないという欠点があった。これを
緩和するためには、ブロック誤り検出符号などを各ユニ
ットに適用し、２個のユニットの何れか一方で誤りが検
出された場合はもう一方のユニット出力を選択すること
が考えられるが、各メモリユニットにおいて誤った誤り
訂正が行われた場合（例えば、１誤り訂正２誤り検出方
式では３誤りは１誤りと誤認するため誤った訂正がなさ
れる。）には、２ユニットの並列運用時に３誤り発生後
は２ユニットの出力が一致しないのにもかかわらず、ど
ちらのユニットが誤っているのかを判断できず、どちら
かのユニットに正常データを有していたとしても誤デー
タが総合出力として選択される可能性が大きくなるとい
う欠点があった。また、これに対して誤り検出能力の高
い誤り訂正・検出方式を適用しようとすると、回路が複
雑化しさらに所要チェックビット数が増加するため、逆
にハードウェア規模が大きくなって信頼度がその分低下
するという問題があった。このため、より簡易な回路で
実現可能でかつ少量の所要チェックビットで大きな誤り
検出および訂正能力を持つ冗長ユニット運用法が望まれ
ていた。
いた場合、生存ユニット数が２個以下となった場合には
総合の異常発生確率はソフトエラー発生率によって支配
され高信頼度が得られないという欠点があった。これを
緩和するためには、ブロック誤り検出符号などを各ユニ
ットに適用し、２個のユニットの何れか一方で誤りが検
出された場合はもう一方のユニット出力を選択すること
が考えられるが、各メモリユニットにおいて誤った誤り
訂正が行われた場合（例えば、１誤り訂正２誤り検出方
式では３誤りは１誤りと誤認するため誤った訂正がなさ
れる。）には、２ユニットの並列運用時に３誤り発生後
は２ユニットの出力が一致しないのにもかかわらず、ど
ちらのユニットが誤っているのかを判断できず、どちら
かのユニットに正常データを有していたとしても誤デー
タが総合出力として選択される可能性が大きくなるとい
う欠点があった。また、これに対して誤り検出能力の高
い誤り訂正・検出方式を適用しようとすると、回路が複
雑化しさらに所要チェックビット数が増加するため、逆
にハードウェア規模が大きくなって信頼度がその分低下
するという問題があった。このため、より簡易な回路で
実現可能でかつ少量の所要チェックビットで大きな誤り
検出および訂正能力を持つ冗長ユニット運用法が望まれ
ていた。
この発明は例えば前記変形TMR方式に適用して、複数
のメモリユニットの多数決判定による総合出力決定が不
能となった場合に、つまり有効メモリユニットが２個と
なった場合にソフトエラーによる異常出力確率をより少
量のハードウェアで抑制することにより、システム総合
の高信頼化を図ることができるメモリ装置を提供するこ
とを目的とする。
のメモリユニットの多数決判定による総合出力決定が不
能となった場合に、つまり有効メモリユニットが２個と
なった場合にソフトエラーによる異常出力確率をより少
量のハードウェアで抑制することにより、システム総合
の高信頼化を図ることができるメモリ装置を提供するこ
とを目的とする。
「問題点を解決するための手段」 この発明は２個のメモリユニットを有し、１個の出力
を総合出力とするメモリ装置において、メモリユニット
にはワード毎に誤り訂正あるいは誤り検出の履歴を示す
フラグビットを付加し、各々のメモリユニットでフラグ
ビットを除くデータビットの誤りを検出した場合あるい
はメモリユニットから読出されたフラグビットがONであ
る場合にはそのメモリユニットのワード単位でサブフラ
グ信号をONとし、また総合出力とメモリユニットごとの
出力とが不一致のメモリユニットのそのアドレスのフラ
グビットをONとする。サブフラグ信号がONとなっていな
いメモリユニット出力を総合出力とする。
を総合出力とするメモリ装置において、メモリユニット
にはワード毎に誤り訂正あるいは誤り検出の履歴を示す
フラグビットを付加し、各々のメモリユニットでフラグ
ビットを除くデータビットの誤りを検出した場合あるい
はメモリユニットから読出されたフラグビットがONであ
る場合にはそのメモリユニットのワード単位でサブフラ
グ信号をONとし、また総合出力とメモリユニットごとの
出力とが不一致のメモリユニットのそのアドレスのフラ
グビットをONとする。サブフラグ信号がONとなっていな
いメモリユニット出力を総合出力とする。
このようにこの発明では、誤りが検出されたワード毎
にフラグビットによりその誤り検出の履歴をチェック可
能なため、各メモリユニットにおいて一度誤った誤り訂
正が行われた場合にもそれを事後検出可能であり、例え
ば３ビット誤りにより誤り訂正を行って誤訂正となり誤
りを検出できなくなった誤データが総合出力として出力
されることを防止できる。
にフラグビットによりその誤り検出の履歴をチェック可
能なため、各メモリユニットにおいて一度誤った誤り訂
正が行われた場合にもそれを事後検出可能であり、例え
ば３ビット誤りにより誤り訂正を行って誤訂正となり誤
りを検出できなくなった誤データが総合出力として出力
されることを防止できる。
この発明で必要となるフラグビットは、Ｋビット／ワ
ード構成のメモリを用いた場合に、ワードあたりのビッ
ト数と誤り訂正単位ビット数との不一致により余分とな
る剰余ビットを用いることが可能なため、フラグビット
追加によるハードウェア規模増加はない。また、ユニッ
ト毎に１誤り訂正２誤り検出回路を用いれば、システム
総合としては３誤り検出も可能となるため、従来の３誤
り検出のものと比較して検出回路も簡易となる。
ード構成のメモリを用いた場合に、ワードあたりのビッ
ト数と誤り訂正単位ビット数との不一致により余分とな
る剰余ビットを用いることが可能なため、フラグビット
追加によるハードウェア規模増加はない。また、ユニッ
ト毎に１誤り訂正２誤り検出回路を用いれば、システム
総合としては３誤り検出も可能となるため、従来の３誤
り検出のものと比較して検出回路も簡易となる。
さらに、フラグビットは保存されるので、適当な時期
にフラグビットがONとなっているデータアドレスを調
べ、そのアドレスの総合出力データを読みだして、その
データを再書き込みすることにより、そのアドレスのデ
ータを修復できる。この手順を追加すれば実質的に２ユ
ニット以上の同一アドレスが同時に誤ることを防止でき
る。
にフラグビットがONとなっているデータアドレスを調
べ、そのアドレスの総合出力データを読みだして、その
データを再書き込みすることにより、そのアドレスのデ
ータを修復できる。この手順を追加すれば実質的に２ユ
ニット以上の同一アドレスが同時に誤ることを防止でき
る。
「実施例」 この発明の実施例について図面を参照して説明する。
第１図はこの発明のメモリ装置のブロック構成例であ
り、第２図は第１図内の選択回路16の内部構成例であ
り、第３図は第１図内のメモリ回路に書き込まれるこの
発明のメモリ記憶フォーマットである。この実施例の特
徴的部分は第１図のOR回路15、第２図の破線で囲った部
分および第３図のフラグビットＦである。この実施例で
は各メモリユニット毎の誤り訂正として、データビット
長10ビットB0〜B9、チェックビット長５ビットC0〜C4の
１誤り訂正２誤り検出回路を用い、１ワード16ビットは
第３図に示すように８ビット／ワードのメモリを２個並
列で用いている。
り、第２図は第１図内の選択回路16の内部構成例であ
り、第３図は第１図内のメモリ回路に書き込まれるこの
発明のメモリ記憶フォーマットである。この実施例の特
徴的部分は第１図のOR回路15、第２図の破線で囲った部
分および第３図のフラグビットＦである。この実施例で
は各メモリユニット毎の誤り訂正として、データビット
長10ビットB0〜B9、チェックビット長５ビットC0〜C4の
１誤り訂正２誤り検出回路を用い、１ワード16ビットは
第３図に示すように８ビット／ワードのメモリを２個並
列で用いている。
外部入力信号Ｓのメモリへのデータ書き込みは第１図
の書き込み制御回路11によって行われる。データ（B0〜
B9）は各メモリユニットＡ〜Ｃに並列に分配され、各ユ
ニットの書き込み制御回路11において第３図に示すよう
なチェックビット（C0〜C4）およびフラグビットＦが付
加され、メモリ回路12に書き込まれる。データ読みだし
時にはメモリ回路12から読みだし制御回路13で読み出さ
れた任意アドレスの単位ワード16ビットのうち、データ
ビット（B0〜B9）とチェックビット（C0〜C4）の15ビッ
トは１誤り訂正２誤り検出回路14に入力され、１誤り訂
正２誤り検出回路14では１誤り訂正を行ったデータビッ
トを書き込み制御回路11に送るとともに、１誤り訂正時
あるいは２誤り検出時にそれぞれ訂正信号Ｇ、検出信号
ＤをONとする。これらの信号は読みだし制御回路13から
のフラグ信号ＦとOR回路15により論理和がとられ、選択
回路16へサブフラグ信号Ti（ｉ＝a,b,c.これらはそれぞ
れユニットA,B,Cの各信号を示す）として送出される。
の書き込み制御回路11によって行われる。データ（B0〜
B9）は各メモリユニットＡ〜Ｃに並列に分配され、各ユ
ニットの書き込み制御回路11において第３図に示すよう
なチェックビット（C0〜C4）およびフラグビットＦが付
加され、メモリ回路12に書き込まれる。データ読みだし
時にはメモリ回路12から読みだし制御回路13で読み出さ
れた任意アドレスの単位ワード16ビットのうち、データ
ビット（B0〜B9）とチェックビット（C0〜C4）の15ビッ
トは１誤り訂正２誤り検出回路14に入力され、１誤り訂
正２誤り検出回路14では１誤り訂正を行ったデータビッ
トを書き込み制御回路11に送るとともに、１誤り訂正時
あるいは２誤り検出時にそれぞれ訂正信号Ｇ、検出信号
ＤをONとする。これらの信号は読みだし制御回路13から
のフラグ信号ＦとOR回路15により論理和がとられ、選択
回路16へサブフラグ信号Ti（ｉ＝a,b,c.これらはそれぞ
れユニットA,B,Cの各信号を示す）として送出される。
選択回路16では第２図に示すようにメモリユニット選
択回路Ma〜Mcのいずれか任意をONとすることによりその
メモリユニットを選択する。さらにMa＝Mb＝Mc＝ONの場
合には回路21で多数決がとられ、その結果を総合出力Ｑ
として出力し、Ma〜Mcのうち何れか１つがOFFの場合に
は、メモリユニットからのデータ入力Qa〜Qcのうち、Mi
がONでかつサブフラグ信号TiがONとなっていない入力を
総合出力Ｑとして選択して出力する。つまりMiがON、Ti
がOFFの論理積が回路22でとられ、その出力ONにより対
応Qiが回路23で出力される。さらに各メモリユニットか
らのデータ入力Qa〜Qcのうち総合出力と一致しないもの
についてはそれぞれ対応するエラー信号Ea〜Ecが回路24
でONとする。
択回路Ma〜Mcのいずれか任意をONとすることによりその
メモリユニットを選択する。さらにMa＝Mb＝Mc＝ONの場
合には回路21で多数決がとられ、その結果を総合出力Ｑ
として出力し、Ma〜Mcのうち何れか１つがOFFの場合に
は、メモリユニットからのデータ入力Qa〜Qcのうち、Mi
がONでかつサブフラグ信号TiがONとなっていない入力を
総合出力Ｑとして選択して出力する。つまりMiがON、Ti
がOFFの論理積が回路22でとられ、その出力ONにより対
応Qiが回路23で出力される。さらに各メモリユニットか
らのデータ入力Qa〜Qcのうち総合出力と一致しないもの
についてはそれぞれ対応するエラー信号Ea〜Ecが回路24
でONとする。
一方、第１図の各メモリユニットの書き込み制御回路
11では外部からの入力信号Ｓに対しては、チェックビッ
トを生成して付加し、さらにフラグビットＦをOFFとし
て書き込むが、外部入力信号Ｓがない場合には、エラー
信号Eiに従い、EiがONのときは自メモリ回路12のそのア
ドレスのフラグビットＦをONとして書き込み、EiがOFF
のときはフラグビットＦをOFFとして書き込む。
11では外部からの入力信号Ｓに対しては、チェックビッ
トを生成して付加し、さらにフラグビットＦをOFFとし
て書き込むが、外部入力信号Ｓがない場合には、エラー
信号Eiに従い、EiがONのときは自メモリ回路12のそのア
ドレスのフラグビットＦをONとして書き込み、EiがOFF
のときはフラグビットＦをOFFとして書き込む。
これにより、各メモリユニットのメモリ回路12の特定
アドレスデータに１誤りが生じた場合には、誤り訂正デ
ータがメモリ回路12に書き込まれ、フラグビットＦがOF
Fのままとなる。また、２誤りあるいは３誤りが生じた
場合はそのアドレスのフラグビットＦがONとなる。３誤
りが生じた場合には、誤って１誤り訂正動作を行うため
書き込まれた訂正データは誤っているが選択回路16では
そのメモリユニットのサブフラグ信号TiがONとなってい
るので、総合出力はその他のメモリユニット出力から選
択され、さらに、そのアドレスデータが選択回路出力Ｑ
と一致しないのでフラグビットＦがONとなり、以後、フ
ラグビットＦがOFFに訂正されない限り、そのアドレス
のデータに各メモリユニットの誤り訂正回路14で誤り検
出されなくても、そのメモリユニットのそのアドレスデ
ータが選択されることはないので誤出力されることはな
い。
アドレスデータに１誤りが生じた場合には、誤り訂正デ
ータがメモリ回路12に書き込まれ、フラグビットＦがOF
Fのままとなる。また、２誤りあるいは３誤りが生じた
場合はそのアドレスのフラグビットＦがONとなる。３誤
りが生じた場合には、誤って１誤り訂正動作を行うため
書き込まれた訂正データは誤っているが選択回路16では
そのメモリユニットのサブフラグ信号TiがONとなってい
るので、総合出力はその他のメモリユニット出力から選
択され、さらに、そのアドレスデータが選択回路出力Ｑ
と一致しないのでフラグビットＦがONとなり、以後、フ
ラグビットＦがOFFに訂正されない限り、そのアドレス
のデータに各メモリユニットの誤り訂正回路14で誤り検
出されなくても、そのメモリユニットのそのアドレスデ
ータが選択されることはないので誤出力されることはな
い。
各メモリユニットA,B,C毎の１誤り訂正２誤り検出回
路14で誤りを検出した場合に、誤り訂正操作を行ってメ
モリ回路12のその誤り検出データアドレスに書き込み、
３個のメモリユニットA,B,Cのデータ出力Qa,Qb,Qcを比
較して出力が一致している場合にはそのデータアドレス
のフラグビットＦをOFFにする。
路14で誤りを検出した場合に、誤り訂正操作を行ってメ
モリ回路12のその誤り検出データアドレスに書き込み、
３個のメモリユニットA,B,Cのデータ出力Qa,Qb,Qcを比
較して出力が一致している場合にはそのデータアドレス
のフラグビットＦをOFFにする。
またフラグビットがONとなっているメモリユニットの
そのアドレスに総合出力データＱを書き込み、メモリユ
ニットA,B,Cのデータ出力Qa,Qb,Qcを比較して出力が一
致している場合にはそのデータアドレスのフラグビット
ＦをOFFとする。
そのアドレスに総合出力データＱを書き込み、メモリユ
ニットA,B,Cのデータ出力Qa,Qb,Qcを比較して出力が一
致している場合にはそのデータアドレスのフラグビット
ＦをOFFとする。
この発明で最も特徴としていることは前記例で正常な
メモリユニットが二つとなった場合において、３ビット
誤りが発生すると１ビット誤りとして訂正動作がなさ
れ、誤った訂正がなされるが、この発明ではフラグビッ
トＦがONとされるため、その後においてそのメモリユニ
ットのサブフラグ信号TiがONとなるため、このメモリユ
ニットの出力が総合出力Ｑとして出力されるおそれはな
いことである。この説明から理解されるようにこの発明
は変形TMR方式に限らず、２個のメモリユニットから１
個の総合出力を出力する場合に適用されるものである。
メモリユニットが二つとなった場合において、３ビット
誤りが発生すると１ビット誤りとして訂正動作がなさ
れ、誤った訂正がなされるが、この発明ではフラグビッ
トＦがONとされるため、その後においてそのメモリユニ
ットのサブフラグ信号TiがONとなるため、このメモリユ
ニットの出力が総合出力Ｑとして出力されるおそれはな
いことである。この説明から理解されるようにこの発明
は変形TMR方式に限らず、２個のメモリユニットから１
個の総合出力を出力する場合に適用されるものである。
誤り検出回路としてはｍ誤り訂正（ｍ＋１）誤り検出
回路においても（ｍ＋２）誤り検出の場合にｍ誤り訂正
動作を行うものもあり、このような誤り検出回路を用い
る場合にもこの発明は適用できる。
回路においても（ｍ＋２）誤り検出の場合にｍ誤り訂正
動作を行うものもあり、このような誤り検出回路を用い
る場合にもこの発明は適用できる。
「発明の効果」 以上説明したように、この発明は例えば衛星搭載メモ
リ装置において簡易に実現可能な１誤り訂正２誤り検出
回路を用いて３誤りの検出も可能となるため、宇宙線に
よる複数ビット同時誤り発生による誤出力の確率を充分
抑制できる。このことは、誤り訂正回路のハードウェア
規模を最小とできるばかりではなく、誤り訂正のための
チェックビットの増加も抑えることになり、メモリ装置
のハードウェア信頼度向上を図ることもできる。
リ装置において簡易に実現可能な１誤り訂正２誤り検出
回路を用いて３誤りの検出も可能となるため、宇宙線に
よる複数ビット同時誤り発生による誤出力の確率を充分
抑制できる。このことは、誤り訂正回路のハードウェア
規模を最小とできるばかりではなく、誤り訂正のための
チェックビットの増加も抑えることになり、メモリ装置
のハードウェア信頼度向上を図ることもできる。
第１図は本発明の一実施例であるメモリ装置のブロック
構成図、第２図は本発明の第１図内の選択回路16の内部
構成例、第３図は本発明にメモリ内記憶フォーマットで
ある。
構成図、第２図は本発明の第１図内の選択回路16の内部
構成例、第３図は本発明にメモリ内記憶フォーマットで
ある。
Claims (1)
- 【請求項１】２個のメモリユニットを有し、１個の出力
を綜合出力とするメモリ装置において、 各メモリユニットにはワード単位にフラグビットが付加
され、 各々のメモリユニット毎に単位ワードビットのうちフラ
グビットを除くデータビットの誤り検出手段を有し、 その誤り検出手段で誤りが検出された場合あるいはその
メモリユニットから読み出された前記フラグビットがON
である場合にはワード単位でそのメモリユニットのサブ
フラグ信号をONとする手段と、 前記綜合出力とメモリユニットごとの出力とが不一致の
メモリユニットのそのワードアドレスのフラグビットを
ONとする手段と、 前記サブフラグ信号がONとなっていないメモリユニット
の出力を前記綜合出力とする手段とを具備するメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115238A JP2526060B2 (ja) | 1987-05-11 | 1987-05-11 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115238A JP2526060B2 (ja) | 1987-05-11 | 1987-05-11 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279347A JPS63279347A (ja) | 1988-11-16 |
| JP2526060B2 true JP2526060B2 (ja) | 1996-08-21 |
Family
ID=14657765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115238A Expired - Lifetime JP2526060B2 (ja) | 1987-05-11 | 1987-05-11 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526060B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19842218B4 (de) * | 1997-09-16 | 2004-03-18 | Alps Electric Co., Ltd. | Dielektrisches Filter |
| DE19842040B4 (de) * | 1997-09-16 | 2004-08-05 | Alps Electric Co., Ltd. | Dielektrisches Filter |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264699A (ja) * | 1988-04-15 | 1989-10-20 | Sony Corp | 不揮発性半導体記憶装置 |
| AU7892898A (en) * | 1996-12-26 | 1998-07-31 | Rohm Co., Ltd. | IC card |
| JP4808839B2 (ja) | 2000-11-16 | 2011-11-02 | インヴェンサス・コーポレイション | メモリシステム |
| US8625386B2 (en) | 2012-03-22 | 2014-01-07 | Seiko Epson Corporation | Non-volatile memory device, circuit board, printing material container and printer |
-
1987
- 1987-05-11 JP JP62115238A patent/JP2526060B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19842218B4 (de) * | 1997-09-16 | 2004-03-18 | Alps Electric Co., Ltd. | Dielektrisches Filter |
| DE19842040B4 (de) * | 1997-09-16 | 2004-08-05 | Alps Electric Co., Ltd. | Dielektrisches Filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63279347A (ja) | 1988-11-16 |
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