JPH01264699A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性半導体記憶装置に関し、特に、高集
積のＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ
　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌ
ｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）に適用して最
適なものである。

〔発明の概要〕

本発明の不揮発性半導体記憶装置は、メモリセルアレイ
全体をＥＣＣ回路構成とし、かつ上記メモリセルアレイ
の少なくとも一部のメモリセルをダブルセル構成とする
ことによって、セル面積の増大を最小限に抑えて書き換
え回数の増大を図ることができるようにしている。

〔従来の技術〕

ＥＥＰＲＯＭは、欠陥やゴミにより数回〜数万回の書き
換えで不良になってしまう１〜数ビツト不良を救済する
こと及び物理的な寿命により数万回〜数十万回の書き換
えで不良となるが回数に対する分布が広いためできるだ
け書き換え回数を増大させることの二つの理由から、一
般にＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋｉｎｇ　ａｎｄ　
Ｃｏｒｒｅｃｔｉｎｇ）技術を採用している（例えば、
米国特許第４６１２６４０号明細書）。第４図はこのＥ
ＣＣ技術をメモリＩＣに適用した例を示し、これは単純
ハミング符号１ビット訂正を用いた例である。第４図に
示すように、このメモリＩＣにおいては、８ビツトのデ
ータビットＤ。〜Ｄ７に対し、符号化回路１０１で計算
により４ビツトの検査ビットＥ。−Ｅ３を発生し、これ
らのデータビットＤ。−Ｄ７及び検査ビットＥ０〜Ｅ３
を合計１２ビツトとしてメモリ１０２内に格納する。こ
のメモリ１０２内のデータを読み出す場合には、まず上
記１２ビツトをセンスアンプ１０３により読み出し、こ
の読み出された１２ビツトを復号化回路１０４に通す。

これによって、読み出されたデータビットＤ。−Ｄ７の
何ビット目が不良かどうかがわかる。そこで、各データ
ビット毎に設けられたエクスクル−シブオア（ＥＯＲ）
ゲート（第４図においてはデータピッ）Ｄｏ　、Ｄ、用
のＥＯＲゲート１０５．１０６だけが示されている）の
うち、この不良ビットに対応するＥＯＲゲートの一方の
入力に反転のための信号を送る。これによって、エラー
訂正が行われる。このＥＣＣ技術によるセルの不良救済
率は１２個細巾個である。

一方、書き換え回数を最大限伸ばすための技術として、
不良となったらセル電流を流さないように、セルを構成
するトランジスタのしきい値電圧■い及びセンスアンプ
の動作点を設定して、２個のセルで１ビツトを表すよう
にしたダブルセル技術が知られている。第５図及び第６
図はこのダブルセル技術を用いた例を示す。

第５図に示す例では、同時に選択される２本のワード線
ＷＬ、、ＷＬｌ　に対し、１本のビット線ＢＬ、及びセ
ンスアンプ１０７が設けられている。そして、ワード線
ＷＬ、とビット線ＢＬｋとの交点にはセルＡが、ワード
線ＷＬ五　′とビット線ＢＬｋとの交点にはセルＡ′が
設けられ、これらのセルＡ、Ａ’により１ビツトが構成
される。

また、第６図に示す例では、１本のワード線ＷＬ、に対
し、２本のビット線ＢＬｋ、ＢＬｋ　　’及び２個のセ
ンスアンプ１０Ｂ、１０９が設けられている。そして、
ワード線ＷＬ、とビット線ＢＬｋとの交点にはセルＡが
、ワード線ＷＬ、とビット線ＢＬｋ　′との交点にはセ
ルＢが設けられ、これらのセルＡ、Ｂにより１ビツトが
構成される。上記センスアンプ１０８．１０９の出力Ａ
、Ｂはアンド（ＡＮＤ）ゲート１１０の人力に供給され
る。

このＡＮＤゲート１１０の出力Ｃ＝Ａ　−Ｂが最終的な
出力となる。

第５図及び第６図に示す例によりセルの不良救済ができ
る理由をそれぞれ第７図及び第８図に示した。ここで、
セルがオンのときのこのセルの出力をＯ、オフのときの
出力を１とした。

このダブルセル技術を用いた場合の不良救済率は最大で
１ピントのセル２細巾１個である。フローティングゲー
トとトンネル酸化膜とを用いたＦｌｏ　ｔｏｘ型セルの
場合、不良の９９％以上はトンネル酸化膜の絶縁破壊に
よるものであり、このトンネル酸化膜の破壊によりフロ
ーティングゲート及びドレイン間がリークしてしまうが
、この種の不良の救済にはこのダブルセル技術は有効で
ある。

〔発明が解決しようとする課題〕

上述のＥＣＣ技術は、ダブルセル技術に比べてセル面積
の増大率は小さいが、不良救済率は低い。

一方、ダブルセル技術は、不良救済率はＥＣＣ技術に比
べて高く、従って書き換え回数の増大を図ることができ
るが、１ビツトが２個のセルで構成されるため、セル面
積は単純計算で２倍に増大することになる。従って、例
えば６４にビットＥＥＦＲＯＭの場合には１２８にビッ
ト分のセルを集積しなければならないことになり、実用
的ではない。

以上より、従来は、セル面積の増大を抑えて書き換え回
数の増大を図ることは困難であった。

従って本発明の目的は、セル面積の増大、を最小限に抑
えて書き換え回数の増大を図ることができる不揮発性半
導体記憶装置を提供することにある。

〔課題を解決するための手段〕

本発明者の検討によれば、ＥＥＰＲＯＭの用途には書き
換えの激しいものも多いが、必要なワード数は少なくて
良いことが大部分である。このような場合、ＥＣＣ技術
は不良救済率が小さく、また、メモリセルアレイ全体を
ダブルセル構成とすれば不良救済率は高いが必要以上に
セル面積を増大させることになり得策でない。従って、
ＥＥＦＲＯＭの実際の用途を考慮に入れると、必要な一
部のワード用のメモリセルだけをダブルセル構成とし、
これを書き換えを頻繁に行う用途に使用することが得策
である。

本発明は以上の検討に基づいて案出されたものである。

すなわち、本発明は、メモリセルアレイ（１）全体をＥ
ＣＣｕ路構成とし、かつメモリセルアレイ（１）の少な
くとも一部のメモリセルをダブルセル構成とした不揮発
性半導体記憶装置である。

〔作用〕

上記した手段によれば、ダブルセル構成を有するメモリ
セルは、ＥＣＣとダブルセルとにより二重にエラー訂正
の保護を受ける。従って、ダブルセルで救済することが
できない不良もＥＣＣで救済することができるので、不
良の救済率は極めて高い。このため、このダブルセル構
成を有するメモリセルを頻繁に書き換えを行う用途のた
めに用いることにより、書き換え回数の増大を図ること
ができる。また、ダブルセル構成を存するメモリセルは
一部であるので、セル面積の増大を最小限に抑えること
ができる。すなわち、セル面積の増大を最小限に抑えて
書き換え可能回数の増大を図ることができる。

〔実施例〕

以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は本発明を８にワード×８ビット構
成の６４にビットＥＥＦＲＯＭに適用した実施例である
。

第１図は本発明の一実施例によるＥＥＰＲＯＭのメモリ
セルアレイの構成を示し、第２図は本発明の一実施例に
よるＥＥＰＲＯＭの全体構成を示す。

第２図に示すように、本実施例によるＥＥＦＲＯＭは、
メモリセルアレイ１、カラムデコーダ２、ロウデコーダ
３、Ｙセレクタ４及びセンスアンプ／書込回路５を有す
る。このメモリセルアレイｌは例えばＦｌｏｔｏｘ型の
セルから成る。このカラムデコーダ２にはアドレスＡ０
〜Ａ１が供給され、ロウデコーダ３にはアドレスＡＪ−
Ａ、、が供給される。このロウデコーダ３によってワー
ド線の選択が行われる。また、このロウデコーダ３の出
力電圧は高電圧レベル変換回路６でレベル変換された後
、選択されたワード線に印加される。さらに、上記カラ
ムデコーダ２は高電圧レベル変換回路７を介して上記Ｙ
セレクタ４に接続されている。このＹセレクタ４により
ビット線の選択が行われる。

Ｉｌｏ。〜Ｉ１０．は上記センスアンプ／書込回路５の
入出力を示す。

一方、符号８はＥＥＰＲＯＭ全体の動作を制御するため
の制御回路を示し、この制御回路８にはチップイネーブ
ル信号ＣＥ、出力イネーブル信号σ■及びライトイネー
ブル信号Ｗ下が供給される。

また、この制御回路８にはタイマ９が接続され、このタ
イマ９により書き込みの開始及び終了が制御される。こ
のタイマ９にはクロックジェネレータ１０が接続され、
このタイマ９からの信号に応してこのクロックジェネレ
ータ１０からクロックが発生される。このクロックジェ
ネレータ１０から発生されるクロックは昇圧回路１１で
昇圧され、これにより得られるプログラム電圧ＶＰＰが
センスアンプ／書込回路５及び高電圧レベル変換回路６
に供給される。なお、符号１２は高電圧制御回路を示す
。

第１図に示すように、本実施例によるＥＥＰＲＯＭは、
２５６本のワード線ＷＬ、〜ＷＬＺ５Ｓを有する。これ
らのワードｖＡＷＬｏ〜ＷＬｚｓｓのうち４本のワード
線Ｗ　Ｌ　ｔ　ｓ□〜ＷＬｚｓｓにはワード線ＷＬｚｓ
ｔ　　’〜ＷＬｚｓｓ　　”がそれぞれ隣接して設けら
れ、これによってワード線ＷＬｚｓｉ〜ＷＬｚｓｓは二
重化されている。これらの二重化されたワード線、例え
ばワード線Ｗ　Ｌ　ｔ　ｓ□、ＷＬｚｓ□　′は同時に
選択されるようになっている。

本実施例においては、メモリセルアレイ１は全体として
ＥＣＣ回路構成を有する。すなわち、データビットｒ１
０ｏ−１１０？にＥＣＣビットＥＣＣｏ〜ＥＣＣ５が付
加されており、これによってデータのエラー訂正が行わ
れるようになっている。さらに、メモリセルアレイ１の
うち二重化された上記ワード線ＷＬ２Ｓ２〜ＷＬ２Ｓ５
を用いる部分１ａはダブルセル構成を有する。この場合
、ＥＣＣビットＥＣＣ０〜ＥＣＣ，もダブルセル構成を
有する。従って、この部分１ａでは、Ｉｌｏ。

〜ｌ１０７及びＥ　ＣＣｏ〜ＥＣＣ５の各ビットは、同
一アドレスに２個のセルを持っている。これによって、
■１０゜〜■１０．及びＥＣＣ，−ＥＣＣ３の各ビット
は、ダブルセルにより不良が救済され、さらにＥＣＣビ
ットＥＣＣｏ−ＥＣＣ５により１ビツトのエラー訂正が
行われることになる。

すなわち、二重にエラー訂正の保護を受けていることに
なる。

本実施例によるＥＥＰＲＯＭは、カラム側は３２ワード
×８ビツトの構成を有する。従って、メモリセルアレイ
ｌの上記部分１ａのビット数は、３２Ｘ４Ｘ８＝１０２
４ピント である。すなわち、メモリセルアレイ１の上記部分１ａ
のビット数は１にビットである。この１にビットという
情報量は通常の用途に対しては十分な大きさである。な
お、この１にビットのアドレスは制限されるが、これは
ソフトウェアにより容易に対応することが可能である。

このように、本実施例によれば、１にピッ）〜のメモリ
セルは二重にエラー訂正の保護を受けている。これは、
書き換え回数を１００万回程度の多数回にしたときは特
別な効果をもつ。ずなわち、ダブルセルは不良の９９％
以上を占めるトンネル酸化膜の絶縁破壊による不良の救
済には有効であるが、まれに他の原因（例えば、欠陥、
ゴミ等）によりダブルセルでは救済することができない
モードの不良が発生する。セル電流を流してしまうよう
になる不良がこれに相当し、この種の不良の発生確率は
書き換え回数の増大に伴い大きくなる。

しかしながら、本実施例によれば、ダブルセルでは救済
することができないこの種の不良もＥＣＣにより救済す
ることができる。さらに、ダブルセルは２個のセルのう
ち一方のセルが不良になっても救済することができるが
、■ワード（１２Ｘ２−２４個のセルにより構成される
）内の不良率はまだ高くないのにあるビットの２個のセ
ルが不良になってしまうことも確率的には発生し、この
ような不良はダブルセルでは救済することができない。

この確率は、２４個のセルのうちから２個を選ぶ組み合
わせの数が２．Ｃ２＝２７６通りであるから１／２７６
である。このような不良もまた、ＥＣＣにより救済する
ことができる。従って、上述の１にビットを頻繁に書き
換えを行う用途のために使用することにより、書き換え
回数の増大を図ることができることがわかる。

本実施例においては、メモリセルアレイ１の一部分１ａ
をダブルセル構成としているため、この部分１ａだけを
見るとセル面積は単純計算で２倍に増大している。しか
し、メモリセルアレイ１全体の面積から見るとこの部分
１ａの面積の占める割合は非常に小さい。従って、ダブ
ルセル技術を用いず、ＦＣＣ技術だけを用いた場合と同
様にセル面積の増大率は小さい。

以上より、本実施例によれば、大容量のＥＥＰＲＯＭで
も、セル面積、従ってチップ面積の増大を最小限に抑え
て書き換え回数の増大を図ることができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例においては４本のワード線Ｗ　Ｌ
　２　Ｓ。〜ＷＬ２Ｓ５を二重化しているが、二重化す
るワード線の本数は必要に応じて決めることが可能であ
る。また、ワード線Ｗ　Ｌ　２　Ｓ□　′〜ＷＬ２５５
′は必ずしもワード線Ｗ　Ｌ　２　Ｓ□〜ＷＬｚａｓに
それぞれ隣接して設ける必要はなく、相互に離して設け
ることも可能である。例えば、ＷＬ２５５　　′、ＷＬ
２５４　　′、−ロー一一一・、ＷＬ２５２　　′、Ｗ
Ｌｏ、ＷＬ。

、ＷＬ　２、−−−−−−・、Ｗ　Ｌ　２５＋　、Ｗ　
Ｌ　ｔ５□、−・−、ＷＬ２５５の順番にワード線を配
置すれば、ワード線Ｗ　Ｌ　２５□　′〜ＷＬ２５５　
′とワード線Ｗ　Ｌ　ｚ　ｓ。〜ＷＬ２５５　とは遠く
離れるので、薬品残りその他の原因による面状の不良の
救済に特に効果がある。

また、上述の実施例においては、第５図に示すダブルセ
ル技術を用いているが、第６図に示すダブルセル技術を
用いることも可能である。第３図はその一例である。第
３図に示すように、この場合には１ワ一ド分のビット線
全体が二重化されており、「′」が付いていない側のビ
ット線に設けられたセンスアンプからの出力と、「′」
が付いている側のビット線に設けられたセンスアンプか
らの出力とがＡＮＤゲートに供給される。例えば、「′
」が付いていない側のビット線Ｉ１０．に設けられたセ
ンスアンプ２１からの出力と、「′」が付いている側の
ビット線Ｉ１０．に設けられたセンスアンプ２３からの
出力とはＡＮＤゲート２５の入力に供給され、このＡＮ
Ｄゲート２５からの出力が最終的なデータピッｌ−１１
０，となる。

他のデータビットＩ１０．〜■１０７についても同様で
ある。また、「′」が付いていない側のビット線ＥＣＣ
５に設けられたセンスアンプ２２からの出力と、「′」
が付いている側のビット線ＥＣＣ５に設けられたセンス
アンプ２４からの出力とはＡＮＤゲート２６に供給され
、このＡＮＤゲート２６からの出力が最終的なＥＣＣビ
ットＥＣＣ５である。他のＥＣＣＣＣピットＥＣ−ＥＣ
Ｃ２についても同様である。なお、符号ＳＬ＋　　（ｉ
−〇〜３１）はビット線の選択線を示す。

ごの第３図に示す例では、ダブルセルとなるピント数−
（ワード線の本数）×（二重化するビット線の本数）で
ある。例えば、２ワ一ド分のビット線を二重化したこの
例では、ビット線はデータビットについては２Ｘ８＝１
６本、ＥＣＣビットについては２Ｘ４＝８本で、合計で
は２４本となる。一方、ワード線は２５６本である。従
って、ダブルセルのワード数−２Ｘ２５６ −５１２ワード データビット数−１６Ｘ２５６ ＝４０９６ビツト ＥＣＣビットを含む総ビット数 一２４Ｘ２５６ ＝６１４４ビット となる。ずなわち、ダブルセルとなるビット数は６にビ
ットである。

なお、この第３図に示す例において、ダブルセルを構成
していないアドレスが選択された場合は、この第３図の
「′」側のビット線に設けられたセンスアンプの出力は
セルがオフ状態である場合に対応し、ＡＮＤゲートの入
力にハイレベルの信号を送出するので、メモリセルの一
部にダブルセル技術を使用したからといって特別な回路
を付加する必要はない。また、この第３図に示す回路は
、センスアンプがビット線毎に別個に設けられているの
で、不良セルを電流を流すモードに設定した場合にも適
用することが可能である。

さらに、上述の実施例においては、本発明をＥＥＰＲＯ
Ｍに適用した場合について説明したが、本発明はスタテ
ィックＲＡＭ　（Ｒａｎｄｏｍ　Ａｃ’ｃｅｓｓ　Ｍｅ
ｍｏｒｙ）　　とそのバックアップ用のＥＥＦＲＯＭと
を組み合わせた不揮発性ＲＡＭ　（ＮＶＲＡＭ）に適用
することも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、メモリセルアレ
イ全体をＥＣＣ回路構成とし、かつメモリセルアレイの
少なくとも一部のメモリセルをダブルセル構成としてい
るので、この一部のメモリセ ル 訂正の保護を受け、従って不良の救済率は極めて高い。

このため、このダブルセル構成を有するメモリセルを頻
繁に書き換えを行う用途のために用いることにより、書
き換え回数の増大を図ることができる。しかも、ダブル
セル構成を有するメモリセルは一部であるので、セル面
積の増大を最小限に抑えることができる。これによって
、セル面積の増大を最小限に抑えて書き換え回数の増大
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＥＥＰＲＯＭのメモリ
セルアレイの構成を示すブロック図、第２図は本発明の
一実施例によるＥＥＰＲＯＭの全体構成を示すブロック
図、第３図は本発明の変形例を示すブロック図、第４図
はＥＣＣ技術を説明するためのブロック図、第５図及び
第６図はダブルセル技術を説明するためのブロック図、
第７図は第５図においてワード線ＷＬ．　、ＷＬ．　　
′を同時に選択したときのセンスアンプの出力を示す図
、第８図は第６図に示すＡＮＤゲートの出力Ｃを示す図
である。 図面における主要な符号の説明 １：メモリセルアレイ、　２：カラムデコーダ、３：ロ
ウデコーダ、　　４：Ｙセレクタ、　　５：センスアン
プ／書込回路、　６．７：高電圧レベル変換回路、　８
：制御回路、　　１１：昇圧回路。 代理人　　　弁理士　杉　浦　正　知

Claims (1)

【特許請求の範囲】
1. メモリセルアレイ全体をＥＣＣ回路構成とし、かつ上記
   メモリセルアレイの少なくとも一部のメモリセルをダブ
   ルセル構成としたことを特徴とする不揮発性半導体記憶
   装置。