JPS6047299A

JPS6047299A - 半導体集積回路

Info

Publication number: JPS6047299A
Application number: JP58154882A
Authority: JP
Inventors: Takaaki Hagiwara; 萩原　隆旦; Yuji Tanida; 谷田　雄二; Shinji Nabeya; 鍋谷　慎二; Masaaki Terasawa; 寺沢　正明; Kazusato Ujiie; 氏家　和聡; Nobuyuki Sato; 信之佐藤
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-08-26
Filing date: 1983-08-26
Publication date: 1985-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体集積回路に関し、詳しくは、半導体記
憶素子、特に不揮発性メモリの欠陥を救済することによ
り、実効的な書換え回数を増大させることができる回路
に関するものである。

〔発明の背景〕

従来より、記憶素子（以下メモリと記す）の生産歩留り
を向上させるため、欠陥ビット救済方法が実用化されて
いる。この方法は、欠陥ビットが発見された場合に、そ
れを使用することなく、その代わりに予備ピッｉ準備し
て、欠陥ビットがアクセスされた際に、予備ビットに回
路を切換えるものである。この欠陥ビット救済方法全、
欠陥ビットのアドレスを記憶するメモリの種類により分
類すると、電気ヒユーズ方式、レーザ・ヒユーズ方式、
および不揮発性メモリヲ用いる方式等に分けられる。

しかしながら、これらの方式はいずれもメモリの生産時
に欠陥救済を行うもので、使用の目的が生産歩留りの向
上に限定されている。

一方、電気的に書換え可能な不揮発性メモリ（ＥＥＰ几
ＯＭ　：　ＥＩｅｃｔｒｉｃａ目’ｊ　Ｅｒａｓａｔ）
１６ａｎｄ　ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｑ
ｎｌｙ　Ｍｅｍｏｒｙあるいは不揮発性ＲＡＭ等を含む
）は、書換えを繰返すことにより、素子劣化が生じ、あ
る確率でビット破壊を起こす。この場合、破壊したビッ
トの救済は、従来の上記欠陥救済法により原理的には可
能であるが、実際には、メモリの使用者がこれら全実施
することは不可能である。すなわち、電気ヒユーズ方式
では、ヒユーズに大電流を流して溶断する装置が、また
レーザ・ヒユーズ方式ではレーザ照射装置等の装置がそ
れぞれ必要であり、しかも救済のための加工は素子をパ
ッケージに組立てた後ではきわめて困難である。

しかし、もし使用者がメモリの欠陥救済を行うこと（以
下これ全フィールドでの欠陥救済と記す）が可能であれ
ば、実質的な書換回数の大幅な増加が可能となることは
明らかである。

第１図は、不揮発性メモリにおける書換え回数と不良発
生率の関係を示す図である。

第１図では、１６ＫｂｉｔのＭＮＯＳ　（ＭｅｔａｌＮ
ｉｔｒｉｄｅ　Ｑｘｉｄｅ　８ｅｍｉｃｏｎｄＬＪｃｔ
ｏｒ　）方式のＢＥＰｒｔＯＭにおいて、１ビツトが破
壊する確率と、２ビツト目および３ビツト目が破壊する
確率とを、それぞれ書換回数に対してプロットした。欠
陥救済がない場合には％　１ビツトが破壊しただけで、
そのチップは不良となるため、第１図から明らかなよう
に、例えば不良率を０．１％に抑えようとすれば、書換
回数の最大値は１０３回となる。しかし、もしその１ビ
ツトを救済できれば、２ビツト目が破壊するまで、その
チップを正常動作する素子として使用することができる
ため、同じように０．１％の不良率で判定すれば、Ｉ−
換回数の最大値は１０５回まで増大する。また、さらに
２ビツト目を救済できれば、書換可能な回数は１０６回
まで増大する。したがって、実質的に書換回数を増大さ
せるためには、フィールドでの欠陥救済を行うことがき
わめて有効である。

〔発明９目的〕本発明の目的は、このような従来の問題を解決し、使用
者がメモリの欠陥ビラトラ救済することにより、実質的
に不揮発性メモリの書換回数を増大させることができる
半導体集積回路を提供することにある。

〔発明の概要〕

本発明の半導体集積回路は、使用者により書込まれた直
後に、書込まれたビット内容を読出して正しく書込まれ
たか否かを判定する手段、および正しく書、込壕れなか
ったとき、予備ビットを用いて上記内容を再書込みする
とともに、再書込みされたアドレスを記憶し、以後、上
記再書込みされたアドレスで読出し要求があると、上記
予備ビットの内容を読出す欠陥救済手段を同一チップ上
に有することに特徴がある。

〔発明の実施例〕

第２図は、本発明の一実施例を示す半導体集積回路のブ
ロック構成図である。

第２図において、１はメモリ・マトリクス、２は予備メ
モリ、３は指定されたアドレスのメモリ素子にアクセス
する回路（アドレス・バッファ３１、デコーダ３等）、
４はアクセスされたメモリ素子の情報を読み取る回路（
センス・アンプ４出力バツフア４１等）、５は通常のメ
モリＬＳＩとしての機能を制御する回路、６は昇圧回路
、７は高圧デコーダ、８は書込みデータのラッチ回路、
９は内部タイミング制御回路（含タイマー）、１０は欠
陥救済回路、１１は書込みデータと１＝込まれたデータ
との比較器、１２は欠陥救済駆動−回路％１４はクロッ
ク発生回路であり、また１３は制御回路であって、ラッ
チ回路８、タイミング制御回路９、欠陥救済回路１０を
制御線１２２゜１ａｉｆ：介して制御する。

メモリ・マトリクス１には、メモリ素子１０１が多数個
マトリクス状に配列されている。ここでは、ビット数と
して１６にビット、縦１２８行、横１２８行のマトリク
ス１を使用する。このメモリ・マトリクス１には１行の
予備のメモリ２を設ける。メモリ素子１０１としては、
種類全問わないが、この例ではＭＮＯ８方式のＥＥＦＲ
ＯＭ　を使用する。

第２図の回路において、先ず通常の読出し時には、制御
回路５０入力であるＣＥとＯＥｅロー・レベル（０，８
Ｖ以下）、ＷＥｅノ・イ拳レベル（２，０Ｖ以上）に保
つ。これにより、アドレス信号Ａｏ　−Ａｓ　ｓおよび
Ａ４〜Ａ４ｇで指定された１バイト（本実施例では、８
ビツトである）が、アドレス−バッファ３１およびデコ
ーダ３ｆ：通して選択され、マトリクス１にアクセスさ
れる。マトリクス１のアクセスされたメモリ素子から情
報が読出され、センス・アンプ４％出力バッファ４１全
通して８ビツトの出力が出力ピンＤ　ｏ　＝　Ｄ　７に
現われる。

次に、書込み時の動作を述べる。

書込み時には、σｌ゛とＷＥをロー−レベルに、ＯＥ　
ｆ、ハイ・レベルに保ち、誉込みたいアドレスをＡ　６
−Ａ　１　ｏで、また％書込みたいデータをＤＯ〜Ｄ７
で、それぞれ指定する。この状態において、昇圧回路６
が動作するため、ライン６１には発生した高電圧Ｖｐ（
ここでは１５ｖ）が現われる。

アドレス信号は、読出し時と同じように、Ａ６〜Ａ３　
、Ａ４−Ａ１６がデコーダ３にょシブコードされ、この
デコードされた信号によって高電圧デコーダ７が動作す
るので、メモリ・マトリクス１内の所定のラインに高い
電圧が選択的に印加される。

書込み電圧が印加される時間は、タイマー９により測定
され、設定された時間に達すると、書込み電圧を下げて
書込みを終了させる。

このとき、書込みデータにし、■込みが始まると同時に
ラッチ回路８に格納される。タイマー９から裾込み動作
が終了したことを知らせる信号（タイムｅアウトＴ、０
１９１が発生すると、この信号９１が制御回路１３に入
力して制御回路１３が動作する。開側１回路１３は、他
の制御回路５を制御して、蓄込みを行ったバ・イトを読
出し、ラッチ回路８に格納されているデータと比較器１
１で比較する。その比較結果が合致していれば、その時
点で讐込みは完全に終了する。一方、合致していなけれ
ば、１込まれたバイトに欠陥ビットを含むものと考えら
れるので、欠陥救済過程に移る。

欠陥救済過程に入ると、制御回路１３は信号１３１を発
生して、欠陥救済駆動回路１２を動作させる。欠陥救済
駆動回路１２は、外部からのテスト信号（ＴＥＳＴ）１
２１　でも動作するようになっており、製造時の選別検
査の際には、このテスト信号１２１を用いて欠陥救済を
行うことができる。

欠陥救済駆動回路１２が動作すると、信号１２２が発生
して欠陥救済回路１ｏに対し救済情報を書込む。救済情
報を記憶するために、欠陥救済回路１０には不揮発性メ
モリが備えられる。ここでは、不揮発性メモリとして、
ＭＮＯ８素子を使用するものとする。記憶される情報と
しては、（ａ）欠陥ビットが存在するアドレス（ここで
は、１１ビツトとする）と、（ｂ）救済を施こしたこと
を記憶する１ビツトの２つである。実験的に行う場合に
は、１バイトを１゛込む度に欠陥救済を行うが否がを判
定するので、上記の（ａ）については、現在アクセスし
ているアドレス信号をそのまま記憶すればよく、また、
上記の（ｂ）については、欠陥救済を行うときに、同時
にこの１ビツトにも署込めばよい。第２図の実施例では
、予備メモリ２け１列のみであるため、欠陥救済が２回
に達すると、不良品とすることにしている。

欠陥ビットが存在するアドレスの記憶方式については、
アドレス比較方式（Ｓ、　Ｓ、　Ｅａｔｏｎ　他。

１９８１年　ｌ５ＳＣＣＰ、８４参照）あるいはメモリ
・マトリクスの各列に不揮発性メモリを付加する方式（
特願昭５６−１５７４２号明細書参照）等がある。第２
図の回路には、両方式とも適用可能であるが、実施例で
は前者の方式を用いた。また、実施例では、予備メモリ
２は行方向に１本のみ設けられているが、これを複数本
にしたり、あるいは列方向（第２図においては縦方向）
に設けることも、勿論可能である。　・第３Ａ図から第３Ｉ図までは、第２図における各部分回
路の主要なものを示す図である。いずれも、ｎチャネル
Ｅ／Ｄ　Ｃエンハンスメント／テフレツション）方式の
回路を用いているが、勿論他の回路方式、例えば相補型
ＭＯ８の回路を用いても全く同じように構成することが
できる。

第２図におけるアドレス・バッファ３１、ラッチ回路８
．および通常の制御回路５，１３等については、特に問
題はなく、一般に使用されている回路をそのまま利用す
ることができる。

ここでは、本発明に必須の回路例を示す。

第３Ａ図は、第２図のクロック発生回路１４の具体的回
路図である。

第３Ａ図（ａ）の回路中、第３Ａ図（ｂ）のＥ、Ｎ、Ｄ
で示すトランジスタは、それぞれＥ−ＭＯＢ、Ｎ−Ｍ（
Ｊ）８．Ｄ−ＭＯＢである。このうちＥ−Ｍ、Ｏ８は閾
値電圧が約０．５Ｖ、Ｎ−ＭＯＢは陪１値電圧が約−０
，１Ｖ％Ｄ−ＭＯＢは閾値電圧が約−３Ｖで、それぞれ
Ｎチャネル・トランジスタを表わす。

なお、第３Ｂ図以降においても、この記号を用いるもの
とする。

第３Ａ図の回路では、リング発撮器１４１で発生した発
振波形を、増幅器１４２で増幅して、クロック（ＣＬＫ
）とその逆相のクロック（ＣＬＫ）を発生する。クロッ
ク周波数は、５００ＫＨ２であった。

第３Ｂ図は、第２図における昇圧回路６の具体的回路図
である。

正逆クロックＣＬＫ、ＣＬＫを入力し、ゲート電極とソ
ース電極を共通接続するＮ−ＭＯＢ）ランジスタの直列
接続に対して、１つ置きの接続点−に１５ｐＦの寝相を
介し−ＣＣＬＫまたはＣＬＫを印加する。これにより、
クロック電圧が累積埒れて、高電圧Ｖｐ　（実施例では
、１５Ｖ）が発生する。

第３Ｃ図は、第２図におけるデコーダ３の具体的回路図
である。

これは、Ｘ方向のデコーダであって、アドレス信号Ａ４
〜Ａ１ｏが入力し、この７ビツトで選択された１本のみ
にＶｃｃ（５Ｖ）が出力され、他は接地電位となる。す
なわち、アドレス信号Ａ４〜Ａｌｏの正と逆の信号の組
合わせにより、高圧デコーダ７への複数本の出力線のう
ち、出力線に直列に挿入されたトランジスタをオンにし
、出力線に並列に挿入６れ、ソース電極が接地電位であ
るトランジスタをオフにした出力線１本のみにＶｃｃ（
５Ｖ・）の高圧を供給する。

制御信号（ＣＴＬ）３２は、次の２つの役割をもってい
る。（ａ）チップ非選択時（ＣＥ大入力ハイレベルのと
き）にローレベルになり、電源電圧■ｃｃを接続するト
ランジスタをオフにしてデコーダに流れる電流を減少さ
せる。（ｂ）欠陥救済されたアドレスを選択したとき、
欠陥救済回路１０がこの制御信号３２をローレベルに引
き下げ、欠陥ビットを含む行を選択しないようにする。

第３Ｄ図は、第、２図における高圧デコーダ（Ｈ’Ｖ　
Ｄと記す）７の具体的回路である。

この回路は、デコーダ３から信号を受け、デコーダ信号
がローレベル（接地電位）のときにはローレベルをメモ
リ・セル１に出力し、ノーイレベル（５■）−のときに
はＶｐ（１５Ｖ）をメモリ・セル１に出力する。このよ
うな機能は、通常のインバータ回路によっても与えるこ
とができるが、ＮチャネルＥ／Ｄ回路を用いたインバー
タ回路ではＶｐから接地電位に向って電流が流れるとい
う問題がある。すなわち、Ｖｐｔ圧がチップ内の昇圧回
路６で発生されているために、電流供給能力が小さく、
シたがって電流が流れると電圧が低下してしまう。

第３Ｅ図は、第２図において書込みパルスを印加する時
間を測定するタイマ回路の具体的回路図である。

不揮発性メモリは、一般に書込みに１０　Ｉｎ　Ｓ程度
の時間が必要であるため、この時間を測定しなければな
らない。第３Ｅ図の回路は、いわゆるスイッチド・キャ
パシタ（３ｗ１ｔｃｈｅｄ　Ｃａｐａｃｉｔｏｒ）を用
いており、容量Ｃ２の充電時定数ｔは次式で定まる。

２ｔ＝　□　・・・・・・・・・　（１）Ｃ１実施例ｆｉｊ、ｆ　＝　、５００ＫＨ２、Ｃｔ　＝　０
．０２　ｐｐ。

Ｃ２＝１００ｐＦ　とし、充電時定数１０ｍ８のタイマ
を得た。

能動時には、トランジスタのゲートにローレベルの制御
信号ＣＴｆ：加えることにより、容ｔｃ１゜Ｃ２に貯え
られた電圧をインバータを構成するトランジスタのゲー
トに加えて、交互にノ・イレベルの電圧を出力ＯＵＴに
与える。

第３Ｆ図は、第２図におけるデータ比較器１１の具体的
回路図であり、３Ｇ図はデータ比較器を構成する排他論
理和回路の回路図である。

図において、ＸＯＲは２人力排他論理和回路であり、Ｄ
、−Ｄ７は書込みデータ、ｄ０〜ｄ７は・書込み直後に
、書込みを行ったバイトを読出したデータである。排他
論理和回路ＸＯＲでは、両者の各ビットがすべて一致し
たときに出力がノ・イレペルになり、１ビツトでも異な
った場合には出力はローレベルとなる。ローレベル出力
が１つでもあると、対応するトランジスタがオフとなり
、ノヘイレベル電位が伝達されず、出力がローレベルと
なる。出力がローレベルの場合、その信号が制御回路１
３に送られて欠陥ピットの発生が知らされるため、欠陥
救済回路１０が起動される。なお、この回路は、必要時
のみ動作するように、制御信号（ＣＴ）１１１でコント
ロールすることが可能である。

第３Ｇ図において、Ｂをインバータで反転させ、Ａｅト
ランジスタのゲートに加えて、Ａ、Ｂをともに終段トラ
ンジスタのゲートに加え、そのソース出力Ａ−Ｂと、Ａ
およびＢ’にそれぞれ終段トランジスタの２つのトラン
ジスタのゲートに加えて、そのソース出力Ａ−Ｂとのい
ずれか一方を出力することにより、排他論理和（ＡＢ＋
ＡＢ）を得る。

第３Ｈ図は、第２図における欠陥救済回路１０内の欠陥
アドレス記憶回路の構成図である。

ＭＮＯ８素子１０１に書込むか否かによって、アドレス
を記憶する。第３Ｆ図のデータ比較器１１の出力がロー
レベルの場合に、第２図の制御回路１３および駆動回路
１２が動作して欠陥救済を開始し、信号線１０２をロー
レベルにする。そのときのアドレス信号Ａｖがノ・イレ
ベルならば、高圧デコーダ（ＨＶＤ）７の出力１０３が
高電圧（１５Ｖ）になる。ＭＮＯ８素子は、通常の製造
工程を経て製造された状態で、閾値電圧は負であり、ゲ
ートに正の電圧を印加することにより書込みが行われて
、閾値電圧は正に遷移する。こうしてＭＮＯ８素子１０
１が書込まれ、その閾値は正になる。一方、アドレス信
号Ａｙがローレベルならば、高圧デコーダ（ＨＶＤ）７
の出力１０３もローレベルであり、ＭＮＯ８素子１０．
１に書込まれず、その閾値電圧は負のままである。この
結果、制御信号１０２をハイレベルに戻すと、アドレス
信号Ａｙと同相の出力ａｌが出力され、これにより欠陥
アドレスが記憶される。また、欠陥アドレス記憶と同時
に、欠陥バイトに書込むはずであったデータを予備メモ
リ列２に書込む。

このようにして、欠陥救済が行われるが、欠陥救済きれ
た後は、欠陥ピッ）１アクセスしたとき、自動的に予備
メモリ２の方を選択する必要がある。

第３工図は、予備メモリ２を選択するための比較回路の
構成図である。

アドレス人力ＡＤ几Ａ４〜Ａ里０と欠陥救済回路１０に
記憶されたアドレスＡＤＲ’　ａ４〜ａｌｏが一致した
ときには、出力１０４がハイレベルとなる。その結果、
予備メモリ２が選択される。ただし、このとき、欠陥ビ
ラトラ含む行が同時に選択されないように、第３Ｃ図の
デコーダ回路３に入力する制御信号３２は、前述したよ
うに、ローレベルにしておく必要がある。

第３Ａ図〜第３工図は、第２図の半導体集積回路の各部
の具体的構成例であって、勿論これ以外にも無数に考え
られる。また、実施例では、不揮発性メモリを対象とし
ているが、他のメモリ、例えばダイナミックＲＡ　Ｍや
スタティックＴＬ　Ａ　Ｍ等に対しても同じように適用
可能である。また、実施例では、欠陥救済用のメモリ素
子としてＭＮＯＳ素子を用いたが、他の素子、例えばＦ
ＬＯＴＯＸ（ｐｌｏａｔ　ｉｎｇ　Ｑａｔｅ　Ｔｕｎｎ
ｅｌ　Ｑｘｉｄｅ　）素子を用いる方法でも全く同じよ
うにして適用可能である。

第４図は、ＭＮＯ８型素子とＦＬＯＴＯＸ型素子の断面
構造の比較図であって、第４図（ａ）がＭＮＯ８素子、
第４図（ｂ）がＦＬＯＴＯＸ素子である。

第４図（ａ）に示すＭＮＯ８素子は、Ｓｉ３Ｎ４膜４０
１とトンネル５ｉ０２膜４０２の２ノ曽絶縁膜構造であ
り、電荷は５ｊ３Ｎ４膜界面に蓄積する。なお、４０５
は制御ゲート、４０６は基板である。

第４図（ｂ）に示すＦＬＯＴＯＸ素子は、フローティン
グ・ゲート４０３とドレイン拡散層４０４の間のトンネ
ル５ｉ０２膜４０２を通して電荷の授受を行い、フロー
ティングｅゲート４０３に電荷を蓄積する。両者とも、
制御ゲート４０５に正の大電圧全印加して書込む点は共
通であるが、消去時の電圧印加方法が異なっており、Ｍ
ＮＯ８素子では基板４０６に正の大電圧全印加するのに
対し、ＦＬＯＴＯＸ素子ではドレイ／拡散層４０４に正
の大電圧を印加する。

このように、消去方法は異なっているが、書込み方法が
全く両者同一であるため、ＦＬＯＴＯＸ素子を用いた場
合にも、第３Ａ図〜第３工図の実施例と基本的に同一の
回路構成により実施することができる。

本発明においては、第１図の関係図からも明らか力よう
に、書換え時にある確率でビット不良が発生する不揮発
性メモリに対して、不良発生率を０．１％で判定すれば
、１０３回から１０５回に実効的に書換え回数を増大す
ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、使用者が集積回
路の使用中に発生した欠陥ピットを自動的に救済するの
で、実質的に不揮発性メモリの書換回数を増大でき、チ
ップの信頼性を大幅に向上することができる。

【図面の簡単な説明】

第１図は不揮発性メモリの書換え回数と不良発生率の関
係図、第２図は本発明の一実施例を示す半導体集積回路
のブロック図、第３Ａ図から第３工図までは、第２図に
おける各部分回路の構成例を示す図、第４図はＭＮＯ８
素子とＦＬＯＴＯＸ素子の断面構造比較図である。第　１　図告挾　回数罰　２　図第　３　Ａ　図（θ−） γ　３　Ｂ　図ｃｃ第　３　（、図第　３　Ｄ　図） ′ｆＪ３　Ｅ図第　３　Ｆ　図不ｊｃｒ図第３Ｈ図罰　、３Ｉ　図第　４　図

Claims

【特許請求の範囲】

１、欠陥ビットのかわりに用いる予備ビットを備えた半
導体集積回路において、使用者により書込まれた直後に
、書込まれたビット内容を読出して正しく書込まれたか
否かを判定する手段、および正しく書込まれなかったと
き、上記予備ピッ）ｋ用いて上記内容を再書込みすると
ともに、再寝込みされたアドレスを記憶し、以後、上記
再書込みされたアドレスで読出し要求があると、上記予
備ビットの内容を読出す欠陥救済手段を、同一チップ上
に有することを特徴とする半導体集積回路。