JPS61224044A - エラ−・チエツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ２重化した記憶装置のデータのパリティチェック回路で
あって、データの偶数ビット単位の読み出し過誤が発生
しても、ビット毎に比較する比較チェック回路を付設す
ることによって過誤データを捕捉することができる。

〔産業上の利用分野〕

本発明は２重化された記憶装置のデータチェックに使用
されるパリティチェックに比較チェック回路を付加して
更に厳重なチェックを行う方式に関するものである。

情報処理装置のデータの信頌度を向上するため、データ
の処理過程に各種のチェック回路が設置され、データ処
理過程で発生するデータ過誤検出して、次段の処理工程
に誤りのないデータを送出している。

特にデータの信頬度を必要とする過程では２重化処理も
その１つの手段として併用される。

例えば、記憶装置では２個の記憶ブロックに同一データ
を書き込み、読み出す時は、その読み出しデータをそれ
ぞれパリティチェックを行い、両パリティチェック回路
が正常と判定するとその出力データを次段の処理工程へ
送出する。

あるいは、何れか一方のパリティチェック回路が過誤と
判定すれば、もう一方の正常データを次段の処理工程へ
送出する。

このような方法によってデータ処理過程の過誤を防止し
、データの信頼度を高めている。

しかしながら、２進コードにおいてｒＬＪの個数が奇数
（偶数）になるように余分ビットを付加したデータの奇
数（偶数）個の存在を判定基準としているパリティチェ
ックでは２個のビットの過誤が発生すると、正常データ
と判別をつけることができない。

従って、データ過誤の可能性の許されない情報処理装置
においでは、このようなデータ過誤を捕捉できる更に厳
重なチェック回路が要望されている。

〔従来の技術〕 第３図は従来方式を説明する図である。

第１記憶ブロツク１と第２記憶ブロツク２に同・データ
が書き込まれ、格納されている。

以下の説明では奇数パリティが用いられ、各データは「
１」の個数が奇数になるよう構成されているとする。

第１記憶ブロツク１から読み出されたデータは第１パリ
ティチェック回路１１でパリティチェックされ、第２記
憶ブロツク２から読み出されたデータは第２パリティチ
ェック回路２１でパリティチェックされる。

即ち、読み出されたデータがチェックされ、データの「
１」の個数が奇数であれば、正常データと判断し、パリ
ティチェック回路は「０」を出力し、偶数であれば、過
誤データと判断して「１」を出力する。

両パリティチェック回路１１．２１がともに出力「０」
であれば、その何れかのデータがセレクタ３を介してレ
ジスタ４に格納され、次段の処理工程へ送出されること
になる。

何れか一方のパリティチェック回路が「１」を出力し、
他方が「０」を出力すると、セレクタ３は「０」と判定
されたデータを選択してレジスタ４に格納する。

また、両パリティチェック回路１１．２１がともに「１
」を出力した場合は、そのデータは無効データとして処
理される。

パリティチェック回路の過誤信号「１」は過誤処理回路
７に送られ、警報、表示、記録などの処理が行われる。

〔発明が解決しようとする問題点〕

この従来の方式ではたとえ２重化されていて読み出しデ
ータが別々のパリティチェック回路でチェックされてい
ても、パリティチェック回路で偶数個ビット単位で発生
した過誤データは、正常データと誤認することも起こり
得ることになる。

本発明はこのような点に鑑みて、更に高度な信頼度を得
るためのエラー・チェック回路を提供することを目的と
している。

Ｃ問題点を解決するための手段〕 第１図は本発明のエラー・チェック回路のブロック図を
示す。

記憶装置が２重化され、同一データが第１記憶ブロツク
１と第２記憶ブロツク２に書き込まれ、格納されており
、読み出し信号によって、それぞれのデータが読み出さ
れて、パリティチェック回路１１．２１の選択信号に基
づいて、セレクタ３が正常データをレジスタ４に格納さ
れるデータの流れは従来の方式と同じである。

本発明においては、それぞれの記憶ブロックｌ。

２から読み出されたデータが比較チェック回路６の入力
端子６０１，６０２にそれぞれ接続され、両パリティチ
ェック回路１１．２１の出力は論理回路５を介して比較
チェック回路６の制御端子６０４に接続される。

そして比較チェック回路６の出力信号はパリティチェッ
ク回路１１．２１のそれぞれの出力端子を入力とする２
個の論理和回路８．９の一方の入力端子に接続され、２
個の論理和回路８．９の出力端子は過誤処理回路７に接
続されている。

〔作用〕

読み出しデータに偶数個のビット過誤を生じてパリティ
チェック回路がその過誤を検出することができなくても
、即ちパリティチェック回路が正常データであると判断
した時に、比較チェック回路が動作してその結果を報告
する。

従って、たとえパリティチェック回路がデータの過誤を
検出できなくても、比較チェック回路がデータ過誤を捕
捉する。

〔実施例〕

第１図の本発明のブロック図と第２図の比較チェック回
路図に基づいて本発明の一実施例を説明する。

なお、全図を通じて同一符号は同一対象物を示す。

本発明の実施例に用いる比較チェ７り回路６は、データ
がパリティビットを含む５ビツト構成とすると、比較チ
ェック回路６の入力端子６０１，６０２に各記憶ブロッ
ク１．２から読み出された各５ビツトのデータが入力し
、２人力の排他的論理和回路６１の入力に異なる記憶ブ
ロックの対応するビットの入力が接続され、その５個の
排他的論理和回路６１の各出力が５人力の否定論理和回
路６２の入力となり、その否定論理和回路６２の出力が
否定２人力の論理積回路６３の１人力となり、その他の
１人力は比較チェック回路６の制御端子６０４に接続さ
れ、その否定入力論理積６３の出力は比較チェック回路
６の出力端子６０４に接続される。

従って、比較チェック回路６の入力端子６０１，６０２
から入力する各５ビツトの対応するビットに合致しない
ビットがあると、否定論理和回路６２の出力はｒＯＪで
、制御端子６０４の入力が「０」、即ち論理回路５（論
理和回路）の出力が「Ｏ」、従って論理回路５の入力の
パリティチェック回路１１゜２１の出力が何れも「０」
即ち記憶ブロックからのデータに過誤がないと判定され
た信号の時、比較チェック回路６の出力端子６０３に「
１」が出力され、論理和回路８．９・を介して過誤処理
回路７に入力することになる。

上記のように、比較チェック回路６は制御端子６０４が
ｒＯＪの時のみ有効となり、パリティチェック回路１１
．２１で検出できない過誤データを含むデータをチェッ
クすることになる。

〔発明の効果〕

以上述べてきたように、本発明によれば、極めて簡易な
比較チェック回路を付設することによってデータの信頬
度を高めることができ、実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明のエラー・チェック回路のブロック図、 第２図は比較チェック回路例の図、 第３図は従来方式の説明図、 図において、 １．２は記憶ブロック、 １１．２１はパリティチェック回路、 ５は論理回路、 ６は比較チェック回路である。 １赴１ｚｗ　７回路例＾閤 第　２　図 デ゛−７ 従木方久（説明図 ｌｌ３Ｆ！！Ｊ

Claims (1)

1. 【特許請求の範囲】 同一内容を読み出し／書き込みする２個の記憶ブロック
   （１、２）の、 それぞれの読み出しデータのパリティチェックを行う２
   個のパリティチェック回路（１１、２１）と、２個の該
   パリティチェック回路（１１、２１）の出力信号を入力
   とする論理回路（５）と、 前記各記憶ブロック（１、２）の読み出しデータを対応
   するビット毎に比較チェックする比較チェック回路（６
   ）とを備え、 前記両パリティチェック回路（１１、２１）共に読み出
   しデータを正と判定した場合、 前記論理回路（５）を介して前記比較チェック回路（６
   ）を動作させることを特徴とするエラー・チェック回路
   。