KR100377490B1 - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명은, 통상의 기입 동작 및 소거 전의 기입 동작에 있어서의 알고리즘 복잡화를 방지하는 것을 과제로 한다.
본 발명은, 통상의 기입 동작 및 소거 전의 기입 동작에 있어서, 각 행의 "1"의 요소가 검사 비트를 발생시키는데 최소한 필요로되는 개수를 만족시키는 홀수개인, 검사 비트 발생 행렬을 사용하여 검사 비트를 발생시키도록 구성된다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 특히 오류 정정 회로(이하 ECC 회로라고 함)에 사용되는 비휘발성 반도체 기억 장치에 관한 것이다.
고 신뢰성을 갖는 장치에 탑재되는 플래시 메모리 등의 비휘발성 메모리에 서는, 불량율(고장율)이 문제가 되고 있었다. 따라서, 고신뢰성 용도에 적합한 비휘발성 메모리에 있어서, 오류 정정 기능을 구비한 것이 개발되고 있다. 이 오류 정정 기능에서의 오류 정정 방법은, 예를 들면 일본 특원평3-151809호 공보에도 기재되어 있는 바와 같이, 액세스되는 정보 비트에 대해 복수의 중복 비트를 부가하여 해밍 코드(hamming code)로 함으로써 행해지는 것이 있다. N 비트의 정보 비트에 대해 1 비트의 오류 정정을 행하는 경우에는, X 비트의 오류 정정 코드(검사 비트)가 요구되고, 검사 비트는, (N+X)+1≤2x에 의해 구해진다. 예를 들면, 32 비트의 정보 비트에 대해 1 비트의 오류 정정을 행하는 경우에는, 상기 식에 따라 6 비트의 오류 정정 코드(검사 비트)가 요구된다. 이 검사 비트를 발생시키는 검사 비트 발생 행렬(A)은, 수학식 1에 나타낸 6행×32열의 행렬로 결정되고, 검사 비트(P)는 검사 비트 발생 행렬(A)과 32비트의 정보 비트(D0∼D31)의 수학식 2에 도시된 논리 연산에 의해 구해진다.
한편, 오류 검출시에는, 수학식 3에 도시된 6행×38열의 행렬(B)과, 32 비트의 정보 비트(D0∼D31)에 6 비트의 검사 비트(P0∼P5)를 포함하는 데이터를 수학식 4에 도시된 논리 연산하여 오류 비트의 위치의 특정이 가능해진다.
이러한 기능을 구비한 종래의 ECC 회로는, 기입 시에 재기입 데이터에 대해 검사 비트를 발생시키는 검사 비트 발생 회로와, 판독 시에 정보 비트와 검사 비트에 의해 오류 유무를 판별하는 신드롬 계산 회로, 및 오류가 있던 경우에 정보 비트를 반전시켜 정정을 행하는 정정 회로를 구비하고 있다.
이어서, 이러한 ECC 회로를 구비하여, 복수의 어드레스 단위(블록)로 소거를 행하는 비휘발성 메모리(FLASH EEPROM)의 액세스 동작에 대해 설명한다. 우선 판독 동작은, 외부로부터 입력된 어드레스에 대해 선택된 32 비트의 정보 비트와, 그것에 수반한 6 비트의 검사 비트가 동시에 액세스되고, 판독 회로를 통해 판독된다. 판독 결과가 신드롬 계산 회로의 입력이 되어, 상기 수학식 4에 도시된 논리 연산이 행해지고, 판독된 정보 비트에 오류가 있는지의 여부가 검사된다. 신드롬 계산 결과에서, 정보 비트에 오류가 검출된 경우에는, 그 검출 결과에 기초하여 정정 회로에서 정보 비트가 정정되어 출력된다. 다음에 기입 동작에서는, 외부로부터 입력된 32 비트의 기입 데이터에 대하여, 검사 비트 발생 회로에서 상기 수학식 2에 도시된 바와 같이 6 비트의 검사 비트가 생성된다. 1개의 어드레스에 대해 기입 데이터를 38 비트로 하고, 32 비트의 정보 비트와 6 비트의 검사 비트를 각각 따로따로 보유한다.
소거 동작에 있어서는, 정보 비트와 검사 비트가 동시에 소거된다. 소거를 행한 시점에서의 각각의 비트의 값을 "1"로 하면, 정보 비트와 검사 비트 모든 값이 "1"이 된다. 당연한 일이지만, 이 상태에서 각각의 비트의 판독을 행하고, 정보 비트가 모두 "1" 및 검사 비트가 모두 "1"이 되면, 외부에 판독되는 비트는 모두 "1"이 되는데, 이것은 신드롬 계산에 있어서 오류가 검출되지 않았다는 것을 의미하게 된다.
본래, 신드롬 계산 시의 상기 수학식 3에 나타낸 행렬(B)은 임의로 설정할수 있지만, 상술된 소거 상태에 대해 모순이 발생하는 경우가 있다. 이들을 방지하기 위해, 소거 상태의 데이터가 모두 "0"이 되도록, 내부에서 데이터를 반전하면, 어떠한 행렬을 설정해도 신드롬 결과는 "0"이 되어, 모순을 방지할 수 있다.
한편, 지능형 제어를 행하고 있는 플래시 EEPROM 등의 비휘발성 메모리에서는, 소거 동작을 행하기 전에 전체 어드레스에 대해 기입을 행하고, 소거 전의 셀의 임계치를 균일화해 두고, 그 후 소거 동작을 행함으로써 소거 후의 임계치 분포를 좁히는 방식을 채용하는 것이다.
이러한 방식에 있어서, 소거 전의 기입 동작에서는, 모두 "1"의 정보 비트에 대해 모두 "1"의 검사 비트, 혹은 모두 "0"의 정보 비트에 대해 모두 "0"의 검사 비트를 기입할 필요가 생긴다. 따라서, 모두 "1"의 정보 비트에 대해 모두 "1"의 검사 비트, 모두 "0"의 정보 비트에 대해 모두 “0"의 검사 비트를 발생시키는 검사 비트 발생 행렬이 필요해진다. 한편, 통상의 기입 동작에서는, 검사 비트 발생 행렬은 임의로 설정되어 있으므로, 모두 "1"의 정보 비트에 대해 검사 비트는 모두 "1"이 된다고는 제한되지 않는다. 따라서, 통상의 기입 동작에 이용되고 있는 검사 비트 발생 행렬은 소거 전의 기입 동작에는 사용할 수 없었다. 이 때문에, 상기 방식을 채용한 것에서는, 채용하지 않은 것에 대해 소거 전의 기입 동작을 포함시킨 소거 동작의 알고리즘을 변경할 필요가 있었다.
한편, 상기 소거 동작에 있어서, ECC 회로를 구비한 플래시 EEPROM 등의 비휘발성 메모리에 있어서는, 정보 비트와 검사 비트를 동시에 소거하였다. 이 때문에, 소거 동작 시의 전류가 많아져, 소비 전류가 증대하였다. 또한, 정보 비트와검사 비트를 동시에 판독하고 있었으므로, 판독 시의 전류가 많아져 소비 전류가 증대하였다.
이상 설명한 바와 같이, ECC 회로를 구비한 종래의 비휘발성 메모리에 있어서, 소거 후의 임계치 분포를 조정하는 방식을 채용한 것에서는, 통상의 기입 동작과 소거 전의 기입 동작으로 동일한 검사 비트 발생 행렬을 사용할 수 없었다. 이 때문에, 소거 동작에서의 알고리즘이 복잡해진다는 문제점을 초래하였다. 또한, 정보 비트와 검사 비트가 동시에 소거 또는 판독되었으므로, 소비 전력이 증대한다고 하는 문제점을 초래하였다.
따라서, 본 발명은 상기한 점을 감안하여 이루어진 것으로, 그 목적으로 하는 점은, 통상의 기입 동작, 및 셀의 임계치 조정을 위한 소거 전의 기입 동작에 있어서의 알고리즘의 복잡화를 방지하고, 저소비 전력화를 달성할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 과제를 해결하기 위한 제1 수단은, 입력되는 각각의 정보 데이터에 대응하여 오류 정정을 행하기 위해 필요해지는 오류 정정 코드(검사 비트)를 검사 비트 발생 행렬에 기초하여 발생시키고, 상기 검사 비트 발생 행렬은, 각 행의 "1"의 요소가 검사 비트를 발생시키는데 최소한 필요로되는 개수를 만족시키는 홀수개인 행렬로 이루어지는 검사 비트 발생 회로; 상기 정보 데이터와 상기 검사 비트 발생 회로에 의해 발생된 오류 정정 코드가 기입되고, 기입된 상기 정보 데이터와 상기 오류 정정 코드를 보유하는 보유부; 상기 정보 데이터와 상기 오류 정정 코드를 상기 보유부에 기입하는 기입 회로; 상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 소거하는 소거 회로; 상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 판독하는 판독 회로; 상기 판독 회로에 의해 판독된 상기 오류 정정 코드에 기초하여, 상기 판독 회로에 의해 판독된 정보 데이터에 오류가 없는지의 여부를 검사하는 검사 회로; 및 상기 검사 회로의 검사 결과에 있어서 오류가 있는 경우에는, 오류가 있는 정보 데이터에 대해 정정을 행하는 정정 회로를 포함하는 것을 특징으로 한다.
제2 수단은, 상기 제1 수단에 있어서, 상기 소거 회로가 상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 각각 따로따로 소거하는 것을 특징으로 한다.
제3 수단은, 상기 제1 또는 제2 수단에 있어서, 상기 판독 회로가 상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 각각 따로따로 판독하는 것을 특징으로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 나타내는 도면.
도 2는 검사 행렬식의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 검사 비트 발생 회로
2 : 정보 비트 보유부
3 : 검사 비트 보유부
4 : 기입 회로
5 : 소거 회로
6 : 디코더
7 : 판독 회로
8 : 신드롬 계산 회로
9 : 정정 회로
이하, 도면을 이용하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 도시한 도면이다. 도 1에서, 본 실시예의 비휘발성 반도체 기억 장치는, 입력되는 각각의 정보 비트에 대응하여 오류 정정을 행하기 위해 요구되는 오류 정정 코드(검사 비트)를 검사 비트 발생 행렬에 기초하여 발생하고, 검사 비트 발생 행렬은, 각 행의 "1"의 요소가 검사 비트를 발생시키는데 최소한 필요로되는 개수를 만족시키는 홀수개인, 행렬로 이루어지는 검사 비트 발생 회로(1), 정보 비트와 검사 비트 발생 회로(1)에 의해 발생된 검사 비트가 기입되고 기입된 정보 비트를 보유하는 정보 비트 보유부(2) 및 검사 비트를 보유하는 검사 비트 보유부(3), 정보 비트와 검사 비트를 보유부(2, 3)에 각각 기입하는 기입 회로(4), 보유부(2, 3)에 보유된 정보 비트와 검사 비트를 각각 따로따로 소거 가능한 소거 회로(5), 어드레스를 받아 액세스되는 보유부(2, 3)를 선택하는 디코더(6), 보유부(2, 3)에 보유된 정보 비트와 검사 비트를 각각 따로따로 판독 가능한 판독 회로(7), 판독 회로(7)에 의해 검사 비트 보유부(3)로부터 판독된 검사 비트에 기초하여 판독 회로(7)에 의해 정보 비트 보유부(2)로부터 판독된 정보 비트에 오류가 없는지의 여부를 검사하는 검사 회로가 되는 신드롬 계산 회로(8), 및 신드롬 계산 회로(8)의 검사 결과에 있어서 정보 비트에 오류가 있는 경우에는, 오류가 있는 정보 비트에 대해 정정을 행하는 정정 회로(9)를 포함하여 구성되어 있다. 이하, 상술된 바와 같이, 32 비트의 정보 비트에 대해 1 비트의 오류 정정을 행할 때에 6 비트의 검사 비트를 발생시키는 경우에 대해 설명한다.
검사 비트 발생 회로(1)는, 상술된 수학식 1에 나타낸 검사 비트 발생 행렬(A)에 기초하여 상술한 수학식 2에 따라 6 비트의 검사 비트(P)를 생성한다. 수학식 2에 나타낸 바와 같이, 검사 비트의 각 비트 P0∼P5는, {a(0∼5, 0)×D0+a(0∼5, 1)×D1+…+a(0∼5, 31)×D31}의 논리 연산식에 의해 구해진다. 여기서, 상기 수학식의 +는 배타적 논리합을 나타낸다. 따라서, 상기 논리 연산의 값을 구하기 위해서는, 배타적 논리합 (EX-OR) 게이트를 이용하면 된다. EX-OR 게이트를 이용한 경우에, 회로를 간략화하여 연산 속도를 빠르게 하기 위해서는, 검사 비트 발생 행렬(P)의 각 행의 요소 a(0∼5, 0∼31)의 "1"의 개수를 아주 적게 하여 EX-OR 게이트의 입력을 줄일 필요가 있다. 그러나, 32 비트의 정보 비트에 대해 1 비트의 오류 정정을 행할 때에 6 비트의 검사 비트를 발생시키기 위해서는, 각 행의 상기 "1"의 개수는 최소한 14개가 필요하게 된다. 그래서, 종래와 마찬가지로 검사 비트 발생 행렬의 각 행의 "1"의 개수가 14개가 되도록, 예를 들면 도 2에 도시된 검사 행렬식 중에서, 오류 검사 시의 무오류용 코드(도 2의 NO1) 및 수학식 3의 b(0∼5, 32∼37)의 오류 검사용의 코드(도 2의 NO2∼7)를 제외하고 각 행의 "1"의 개수가 적어 각 행의 "1"의 개수가 동일해지도록 임의의 행렬을 선택하고(도 2의 NO8∼19, 23∼42를 선택), 예를 들면 이하의 수학식 5에 도시된 검사 비트 발생 행렬이 설정되고, 수학식 5에 도시된 검사 비트 발생 행렬에 오류 검사용의 코드(도 2의 NO2∼7)가 가해져 상술된 수학식 3의 오류 검출 행렬(B)이 수학식 6에 나타낸 바와 같이 설정되어 오류 검출이 행해진다.
따라서, 이러한 경우에, 검사 비트 발생 회로(1)는, 14 입력의 EX-OR 게이트에 의해 구성되어 6 비트의 검사 비트를 생성하게 된다.
그러나, 검사 비트 발생 회로(1)를 구성하는 14 입력의 EX-OR 게이트의 모든 입력을 "1"로 하면, 출력은 모두 "0"이 된다. 따라서, 상술된 소거 전의 기입에 있어서, 모두 "1"의 정보 비트에 대해 검사 비트 발생 회로(1)로서 상기 14 입력의 EX-OR 게이트를 사용한 경우에는, 6 비트의 검사 비트는 모두 "0"이 된다. 이 때문에, 검사 비트 발생 회로(1)를 14 입력의 EX-OR 게이트에서 구성한 경우에는, 모두 "1"의 정보 비트에 대해 모두 "1"의 검사 비트를 발생시킬 수 없어, 소거 전 기입에 있어 모두 "1"의 정보 비트 및 모두 "1"의 검사 비트를 기입할 수 없게 된다.
그래서, 본 실시예의 검사 비트 발생 회로(1)에서는, 검사 비트 발생 행렬(P)의 각 행의 "1"의 개수를, 32 비트의 정보 비트에 대해 1 비트의 오류 정정을 행할 때에 6 비트의 검사 비트를 발생시키기 위해 최소한 요구되는 14개를 만족시키고, 또한 모두 "1"의 정보 비트에 대해 모두 "1"의 검사 비트를 발생시키는 것이 가능해지는 홀수개의 15개(적어도 15개 이상의 홀수개)로 하고, 도 2에 도시된검사 행렬식 중에서 상술된 바와 같이 임의의 행렬을 선택하여(도 2의 NO8∼19, 23∼34, 41∼48을 선택), 예를 들면 이하의 수학식 7에 도시된 바와 같이 설정된다.
따라서, 수학식 7에 도시된 바와 같이 설정된 검사 비트 발생 행렬에 있어서, 검사 비트(P0∼P5)는 이하의 수학식 8에 도시된 논리 연산에 의해 산출된다. 또한, 수학식 7에 도시된 검사 비트 발생 행렬에 오류 검사용 코드(도 2의 NO2∼7)가 부가되어 상술된 수학식 3의 오류 검출 행렬(B)이 이하의 수학식 9에 도시된 바와 같이 설정되어 오류 검출이 행해진다.
여기서, 상기 식의 +는 배타적 논리합을 나타낸다. 따라서, 상기 논리 연산의 해(解)는, 각각의 검사 비트에 대해 수학식 8에 나타내는 15개의 정보 비트를 입력으로 하는 15 입력의 배타적 논리합(EX-OR) 게이트에 의해 구할 수 있다. 즉, 검사 비트 발생 회로(1)를 15 입력의 EX-OR 게이트로 구성하면 된다. 검사 비트 발생 회로(1)를 15 입력의 EX-OR 게이트로 구성한 경우에, EX-OR 게이트의 모든 입력을 "1"로 하면 출력은 "1"이 되고, 또한 모든 입력을 "0"으로 하면 출력은 "0"이 된다.
따라서, 소거 회로(5)에 의해 정보 비트 보유부(2) 및 검사 비트 보유부(3)를 소거하기 전에 기입을 행하는 경우에, 기입용 입력 데이터로서 모두 "1"의 정보 비트를 검사 비트 발생 회로(1)에 제공하면, 검사 비트 발생 회로(1)를 구성하는 15 입력의 EX-OR 게이트에 의해 6 비트 모두 "1"의 검사 비트가 발생되어, 발생된 모든 "1"의 검사 비트는 32 비트 모든 "1"의 정보 비트와 함께 기입 회로(4)를 통해 각각 대응한 정보 비트 보유부(2), 검사 비트 보유부(3)에 기입된다. 또, "0"을 기입하는 경우에도 마찬가지로 함으로써 행하는 것이 가능하다. 이에 따라, 통상의 기입 동작, 및 셀의 임계치 조정을 위한 소거 전의 기입 동작에 있어서, 동일한 검사 비트 발생 행렬을 사용할 수 있고, 기입 동작에서의 알고리즘의 복잡화를 방지하는 것이 가능해진다.
또한, ECC 회로를 탑재함으로써 정보 비트의 반전, 소거 알고리즘의 변경 등이 불필요해지고, 종래의 ECC 회로가 없는 경우와 동일한 사상(思想)으로 주변 회로를 구성할 수 있다. 또한, ECC 회로의 탑재 전후라도, 재기입 시퀀서 및 변환 회로 등의 주변 회로는 변경이 불필요한 동시에, 기입, 소거, 판독 회로라고 하는 특성에 영향을 미치게 하는 회로는 정보 비트 보유용 기억 셀과 검사 비트 보유용 기억 셀에 대해서도 기입 횟수, 소거 횟수의 스트레스수가 동일하기 때문에, 신뢰성 면에서도 ECC 회로의 탑재전의 데이터가 사용 가능해진다. 한편, 검사 비트 보유부 기억 셀의 기입/소거 테스트에 있어서도, 전체 비트 기입 및 소거는, 테스트를 위한 설정이 필요없고, 통상 동작과 동일하게 할 수 있다. 또한, ECC 회로의 탑재전의 테스트 벡터를 그대로 사용할 수 있고, 특성 평가의 면에서도 기존 데이터와의 비교를 용이하게 할 수 있다.
또한, 정보 비트 보유부(2)에 보유된 정보 비트 및 검사 비트 보유부(3)에 보유된 검사 비트는, 소거 회로(5)에 의해 각각 따로따로 소거되므로, 소거 시의 동작 전류가 삭감되어, 저소비 전력화를 도모할 수 있다. 또한, 정보 비트 보유부(2)에 보유된 정보 비트 및 검사 비트 보유부(3)에 보유된 검사 비트는, 판독 회로(7)에 의해 각각 따로따로 판독되므로, 판독 시의 동작 전류가 삭감되어, 저소비 전력화를 도모할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 통상의 기입 동작, 및 셀의 임계치의 조정을 위한 소거 전의 기입 동작에 있어서, 동일 검사 비트 발생 행렬을 사용할 수 있고, 기입 동작에서의 알고리즘의 복잡화를 방지하는 것이 가능해진다. 이에 따라, 기입 동작, 소거 동작의 제어는 ECC 회로의 탑재 전후라도 동일해지고, ECC 회로 탑재전의 것이 유용 가능해진다. 또한, 정보 비트, 검사 비트에 수반하는 회로는, 기입, 소거, 판독 회로 모두에 있어서 동일 회로를 사용할 수 있고, 특성의 균일화 및 설계 부하의 저감을 도모할 수 있다.
한편, 정보 비트 및 검사 비트의 소거 또는 판독을 각각 따로따로 행하도록 하고 있으므로, 저소비 전력화를 달성할 수 있다.

Claims (3)

  1. 입력되는 각각의 정보 데이터에 대응하여 오류 정정을 행하기 위해 필요로 되는 오류 정정 코드를 검사 비트 발생 행렬에 기초하여 발생시키고, 상기 검사 비트 발생 행렬은, 각 행의 "1"의 요소가 검사 비트를 발생시키는데 최소한 필요로 되는 개수를 만족시키는 홀수개인 행렬로 이루어지는 검사 비트 발생 회로;
    상기 정보 데이터와 상기 검사 비트 발생 회로에 의해 발생된 오류 정정 코드가 기입되고, 기입된 상기 정보 데이터와 상기 오류 정정 코드를 보유하는 보유부;
    상기 정보 데이터와 상기 오류 정정 코드를 상기 보유부에 기입하는 기입 회로;
    상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 소거하는 소거 회로;
    상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 판독하는 판독 회로;
    상기 판독 회로에 의해 판독된 상기 오류 정정 코드에 기초하여, 상기 판독 회로에 의해 판독된 정보 데이터에 오류가 없는지의 여부를 검사하는 검사 회로; 및
    상기 검사 회로의 검사 결과에서 오류가 있는 경우에는, 오류가 있는 정보 데이터에 대해 정정을 행하는 정정 회로
    를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 소거 회로는, 상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 각각 따로따로 소거하는 것
    을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 판독 회로는, 상기 보유부에 보유된 상기 정보 데이터와 상기 오류 정정 코드를 각각 따로따로 판독하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
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