JPH0212445A - 記憶装置 - Google Patents
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- JPH0212445A JPH0212445A JP63160744A JP16074488A JPH0212445A JP H0212445 A JPH0212445 A JP H0212445A JP 63160744 A JP63160744 A JP 63160744A JP 16074488 A JP16074488 A JP 16074488A JP H0212445 A JPH0212445 A JP H0212445A
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- 238000001514 detection method Methods 0.000 claims abstract description 41
- 238000012360 testing method Methods 0.000 claims description 22
- 230000006870 function Effects 0.000 abstract description 23
- 238000012545 processing Methods 0.000 description 8
- 238000011990 functional testing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、記憶装置に関し、特にこの記憶装置に設け
られた記憶データの誤り検出・訂正手段のための機能検
査に関するものである。
られた記憶データの誤り検出・訂正手段のための機能検
査に関するものである。
［従来の技術］
記憶装置において、メモリセルアレイに記憶されている
データは、例えばその近傍へのデータの書き込みあるい
は読み出しがあった時など、その影響を受けて内容が変
わってしまうことがある。
データは、例えばその近傍へのデータの書き込みあるい
は読み出しがあった時など、その影響を受けて内容が変
わってしまうことがある。
このため記憶装置は通常、データのエラーを検出しかつ
訂正するための手段を備えており、これは例えば、デー
タをメモリセルアレイに害き込む際に、それぞれのデー
タに対してエラー・チエツクコード（Ｅ ＣＣコード）
が１ヤ成されて、これがデータと共にメモリセルアレイ
内の指定されたアドレスに書き込まれ、データを読み出
す際には、読み出される各データに対して、書き込み時
に生成されたＥＣＣによってデータのエラー検出および
訂正が行われる。このような記憶装置は例えば特公昭６
２−３２８２２号公報に記載されており、また特公昭６
２−３２８２３号公報にはデータが８ビツトで、この８
ビツトの各データに対して４ビツトのＥＣＣコードを付
けてデータのエラー検出および訂正を行う方式が記載さ
れている。第２図は上記特公昭６２−３２８２２号公報
に記載されているような、データのエラー検出・訂正機
能を有する従来の記憶装置の構成を概略的に示すブロッ
ク図である。図において、データバス（２１ａ）および
（２１１Ｊ）の間に接続された記憶装置（１０）は、Ｅ
ＣＣ内部コード作成回路（１１）、メモリセルアレイ（
１２）およびエラー検出・訂正回路（１３）から構成さ
れおり、アクセス装置としての処理′Ａ置く図示せｆ）
から書き込み動作および読み出し動作が指示される。書
き込み動作時にデータが処理装置から入力側のデータバ
ス（２１ａ）さらにデータ信号線（（１）を通してメモ
リセルアレイ（１２）に送られてくると、ＥＣＣ内部コ
ード作成回路（１１）はそのデータに対するＥＣＣ内部
コードを作成し、ＥＣＣ信号線（Ｅ）を通してメモリセ
ルアレイ（１２）内の指定されたアドレスに記憶させる
。一方、読み出し動作時には、メモリセルアレイ（１２
）の指・定されたアドレスからデータおよびそのＥＣＣ
内部コードが読み出されると、エラー検出・訂正回路（
１３）がＥＣＣ内部コードを使用してデータのエラー検
出および訂正を行い、その後そのデータを出力側のデー
タバス（２１ｂ）に送る。このエラーチエツクの方法に
は様々なものがあるが、−例として、読み出し時にエラ
ー検出・訂正回路（１３）において、読み出されたデー
タに対して書き込み時と同じ方法でＥＣＣを算出して、
書き込み時にＥＣＣ内部作成回路（１１）で作成された
ＥＣＣ内部コードと比φ交を行い、比較結果からデータ
のエラーを検出すると共に訂正を行うものがある。この
ような方法は例えば、特公昭６２−３２８２５号公報に
記載されている。
訂正するための手段を備えており、これは例えば、デー
タをメモリセルアレイに害き込む際に、それぞれのデー
タに対してエラー・チエツクコード（Ｅ ＣＣコード）
が１ヤ成されて、これがデータと共にメモリセルアレイ
内の指定されたアドレスに書き込まれ、データを読み出
す際には、読み出される各データに対して、書き込み時
に生成されたＥＣＣによってデータのエラー検出および
訂正が行われる。このような記憶装置は例えば特公昭６
２−３２８２２号公報に記載されており、また特公昭６
２−３２８２３号公報にはデータが８ビツトで、この８
ビツトの各データに対して４ビツトのＥＣＣコードを付
けてデータのエラー検出および訂正を行う方式が記載さ
れている。第２図は上記特公昭６２−３２８２２号公報
に記載されているような、データのエラー検出・訂正機
能を有する従来の記憶装置の構成を概略的に示すブロッ
ク図である。図において、データバス（２１ａ）および
（２１１Ｊ）の間に接続された記憶装置（１０）は、Ｅ
ＣＣ内部コード作成回路（１１）、メモリセルアレイ（
１２）およびエラー検出・訂正回路（１３）から構成さ
れおり、アクセス装置としての処理′Ａ置く図示せｆ）
から書き込み動作および読み出し動作が指示される。書
き込み動作時にデータが処理装置から入力側のデータバ
ス（２１ａ）さらにデータ信号線（（１）を通してメモ
リセルアレイ（１２）に送られてくると、ＥＣＣ内部コ
ード作成回路（１１）はそのデータに対するＥＣＣ内部
コードを作成し、ＥＣＣ信号線（Ｅ）を通してメモリセ
ルアレイ（１２）内の指定されたアドレスに記憶させる
。一方、読み出し動作時には、メモリセルアレイ（１２
）の指・定されたアドレスからデータおよびそのＥＣＣ
内部コードが読み出されると、エラー検出・訂正回路（
１３）がＥＣＣ内部コードを使用してデータのエラー検
出および訂正を行い、その後そのデータを出力側のデー
タバス（２１ｂ）に送る。このエラーチエツクの方法に
は様々なものがあるが、−例として、読み出し時にエラ
ー検出・訂正回路（１３）において、読み出されたデー
タに対して書き込み時と同じ方法でＥＣＣを算出して、
書き込み時にＥＣＣ内部作成回路（１１）で作成された
ＥＣＣ内部コードと比φ交を行い、比較結果からデータ
のエラーを検出すると共に訂正を行うものがある。この
ような方法は例えば、特公昭６２−３２８２５号公報に
記載されている。
ところで、このエラー検出 訂正回路（１３）の機能検
査を行う場合、従来のものにおいては一般に以下のよう
にして行われていた０例えば第２図に破線で示すように
、切換スイッチ（１４）および外部設定ＥＣＣコード用
レジスタ（１５）が設けられていて、外部設定ＩＥＣＣ
コード用レジスタ（１５）を選択的にメモリセルアレイ
（１２）に接続するようにされている。機能検査を行う
時には、切換スイッチ（１４）が外部設定ＥＣＣコード
用レジスタ（１５）ｔｉｌに切り換えられる。そして記
憶装置の外部、例えば処理装置く図示せず）から機能検
査用の既知の内容の任意の外部設定ＥＣＣコードがレジ
スタ（１５）に設定され、これと同時に機能検査用の既
知の内容のデータ（データが８ビットの場合、例えば（
ｏｏｏｏｏ。
査を行う場合、従来のものにおいては一般に以下のよう
にして行われていた０例えば第２図に破線で示すように
、切換スイッチ（１４）および外部設定ＥＣＣコード用
レジスタ（１５）が設けられていて、外部設定ＩＥＣＣ
コード用レジスタ（１５）を選択的にメモリセルアレイ
（１２）に接続するようにされている。機能検査を行う
時には、切換スイッチ（１４）が外部設定ＥＣＣコード
用レジスタ（１５）ｔｉｌに切り換えられる。そして記
憶装置の外部、例えば処理装置く図示せず）から機能検
査用の既知の内容の任意の外部設定ＥＣＣコードがレジ
スタ（１５）に設定され、これと同時に機能検査用の既
知の内容のデータ（データが８ビットの場合、例えば（
ｏｏｏｏｏ。
００）のオール“０°′のデータ）がデータ信号線（（
１）を通して入力され、これらが組み合わされて一度、
メモリセルアレイ（１２）内に記憶される。そしてこの
データを読み出した時に、エラー検出・訂正回路（１３
）においてそのデータが外部設定ＥＣＣコードに従って
正しく訂正されて出力側のデータバス（２１ｂ）に出力
されるかどうかを検査していた。
１）を通して入力され、これらが組み合わされて一度、
メモリセルアレイ（１２）内に記憶される。そしてこの
データを読み出した時に、エラー検出・訂正回路（１３
）においてそのデータが外部設定ＥＣＣコードに従って
正しく訂正されて出力側のデータバス（２１ｂ）に出力
されるかどうかを検査していた。
し発明が解決しようとする課題」
従来の記憶装置は以上のように構成されているので、エ
ラー検出・訂正回路の機能検査を行う場合には、機能検
査のための既知の内容のデータおよび外部設定ＥＣＣコ
ードをメモリセルアレイに一度記憶させなければなす、
検査に時間および手間がかかるという課題があった。ま
た、検査の際にデータおよびＥＣＣコードを一度メモリ
セルアレイに記憶させるため、検査結果がメモリセルア
レイネ良の影響も受けるという課題もあった。
ラー検出・訂正回路の機能検査を行う場合には、機能検
査のための既知の内容のデータおよび外部設定ＥＣＣコ
ードをメモリセルアレイに一度記憶させなければなす、
検査に時間および手間がかかるという課題があった。ま
た、検査の際にデータおよびＥＣＣコードを一度メモリ
セルアレイに記憶させるため、検査結果がメモリセルア
レイネ良の影響も受けるという課題もあった。
この発明は上記のような課題を解決するためになされた
もので、エラー検出・訂正手段の機能検査時間を短縮で
きると共に、メモリセルアレイネ艮の影響を受けないで
行える記憶装置を提供することを目的とする。
もので、エラー検出・訂正手段の機能検査時間を短縮で
きると共に、メモリセルアレイネ艮の影響を受けないで
行える記憶装置を提供することを目的とする。
［課題を解決するための手段］
この発明に係る記憶装置は、記憶データのエラーを検出
および訂正する機能を有する記憶装置であって、記憶デ
ータに対してエラー検出・訂正コードを発生する手段と
、データおよびエラー検出訂正コードを記憶する手段と
、データがこの記憶手段から読み出される際に、エラー
検出・訂正コードを使ってデータの誤りを検出しかつこ
れを訂正する手段と、このエラー検出・訂正手段に選択
的に直接接続されて、記憶装置の外部から設定された既
知の内容の任意のエラー検出、訂正コードを試験的に入
力することにより、エラー検出、訂正手段の機能検査を
行う機能検査手段と、を備え、エラー検出・訂正手段の
機能が正常であるがどうかを機能検査手段から試験的に
入力されるエラー検出・訂正コードに対するエラー検出
・訂正手段の出力結果から判断することを特徴とする記
憶装置にある。
および訂正する機能を有する記憶装置であって、記憶デ
ータに対してエラー検出・訂正コードを発生する手段と
、データおよびエラー検出訂正コードを記憶する手段と
、データがこの記憶手段から読み出される際に、エラー
検出・訂正コードを使ってデータの誤りを検出しかつこ
れを訂正する手段と、このエラー検出・訂正手段に選択
的に直接接続されて、記憶装置の外部から設定された既
知の内容の任意のエラー検出、訂正コードを試験的に入
力することにより、エラー検出、訂正手段の機能検査を
行う機能検査手段と、を備え、エラー検出・訂正手段の
機能が正常であるがどうかを機能検査手段から試験的に
入力されるエラー検出・訂正コードに対するエラー検出
・訂正手段の出力結果から判断することを特徴とする記
憶装置にある。
［作用］
この発明における記憶装置においては、エラー検出 訂
正手段の機能検査を行う機能検査手段を、このエラー検
出・訂正手段に選択的に直接接続するように設けたこと
により、記憶装置の外部から任意のエラー検出・訂正コ
ードがメモリセルアレイを通さずに、直接エラー検出・
訂正手段に設定される。
正手段の機能検査を行う機能検査手段を、このエラー検
出・訂正手段に選択的に直接接続するように設けたこと
により、記憶装置の外部から任意のエラー検出・訂正コ
ードがメモリセルアレイを通さずに、直接エラー検出・
訂正手段に設定される。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明によるの記憶装置の一実施例の構成を示す
ブロック１図である。記憶装置（１００）はデータバス
（２１ａ）および（２１１＋）の間に設けられており、
アクセス装置としての処理装置（図示せず）から書き込
み動作および読み出し動作が指示される。この記憶装置
（ｉｏｏ）はＦＣＣ内部コード作成回路（１１）からな
るエラー検出・訂正コード発生手段と、メモリセルアレ
イ（１２）からなる記憶手段と、ＥＣＣ算出回路（２２
）、比較回路（２３）、デコーダ回路（２４）および訂
正回路（２５）からなるエラー検出・訂正手段と、外部
設定ＩＥＣＣコード用レジスタ（３１）およびＵノ換ス
イッヂ（３２）からなる、エラー検出・訂正手段のため
の機能検査手段とからなる。切換スイッチ（３２）は通
常の書き込み、あ“こみ出し動１１−時には、第１図に
示すように端子（１１） ｆｌｌｌｌに接続されている
。
図はこの発明によるの記憶装置の一実施例の構成を示す
ブロック１図である。記憶装置（１００）はデータバス
（２１ａ）および（２１１＋）の間に設けられており、
アクセス装置としての処理装置（図示せず）から書き込
み動作および読み出し動作が指示される。この記憶装置
（ｉｏｏ）はＦＣＣ内部コード作成回路（１１）からな
るエラー検出・訂正コード発生手段と、メモリセルアレ
イ（１２）からなる記憶手段と、ＥＣＣ算出回路（２２
）、比較回路（２３）、デコーダ回路（２４）および訂
正回路（２５）からなるエラー検出・訂正手段と、外部
設定ＩＥＣＣコード用レジスタ（３１）およびＵノ換ス
イッヂ（３２）からなる、エラー検出・訂正手段のため
の機能検査手段とからなる。切換スイッチ（３２）は通
常の書き込み、あ“こみ出し動１１−時には、第１図に
示すように端子（１１） ｆｌｌｌｌに接続されている
。
まず、データの書き込み動作時には、データが処理装置
から入力側のデータバス（２１ａ）さらにデータ信号線
（Ｄ）を通してメモリセルアレイ（１２）に送られてく
ると、■シＣＣ内部コードｆト成回路（１１）はそのデ
ータに対するＥＣＣ内部コード（エラー検出・訂正コー
ド）を１↑：成し、ＥＣＣ信号線（Ｅ）を通してメモリ
セルアレイ（１２）内の指定されたアドレスに記憶させ
る。一方、読み出し動作時には、メモリセルアレイ（１
２）の指定されたアドレスからデータおよびそのＥＣＣ
内部コードがそれぞれ読み出されると、Ｅ ＣＣ算出回
路（２２）が読み出されたデータからＦＣＣ内部コード
作成回路（１１）と回し方法でＥＣＣコードを算出する
。切換スイッチ（３２）が端子（ｂ）側にあるので、算
出されたＥＣＣコートは比ｌ段回路（２３）において、
メモリセルアレイ（１２）から読み出されたＥＣＣ内部
コードと比較される。比較の結果、両行が一致すれば、
データはデータ信号線（Ｄ）によ−）でそのまま訂正回
路（２５）を通してデータバス（２１ｂ）に出力される
。また、比較回路（２３）における比較の結果、メモリ
セルアレイ（１２）からのＥＣＣ内部コードにＥＣＣ３
Ｅ出回路（２２）で算出されたＥＣＣコードが一致しな
い場合には、メモリセルアレイ（１２）に記憶されてい
たＥＣＣ内部コードがデコーダ回路（２４）においてデ
コードされる。そしてメモリセルアレイ（１２）から読
み出されたデータは、このデコードされたＥＣＣコード
にｆｊって訂正回路（２５）において訂正され、その後
、データバス（２１ｂ）に出力されることになる。
から入力側のデータバス（２１ａ）さらにデータ信号線
（Ｄ）を通してメモリセルアレイ（１２）に送られてく
ると、■シＣＣ内部コードｆト成回路（１１）はそのデ
ータに対するＥＣＣ内部コード（エラー検出・訂正コー
ド）を１↑：成し、ＥＣＣ信号線（Ｅ）を通してメモリ
セルアレイ（１２）内の指定されたアドレスに記憶させ
る。一方、読み出し動作時には、メモリセルアレイ（１
２）の指定されたアドレスからデータおよびそのＥＣＣ
内部コードがそれぞれ読み出されると、Ｅ ＣＣ算出回
路（２２）が読み出されたデータからＦＣＣ内部コード
作成回路（１１）と回し方法でＥＣＣコードを算出する
。切換スイッチ（３２）が端子（ｂ）側にあるので、算
出されたＥＣＣコートは比ｌ段回路（２３）において、
メモリセルアレイ（１２）から読み出されたＥＣＣ内部
コードと比較される。比較の結果、両行が一致すれば、
データはデータ信号線（Ｄ）によ−）でそのまま訂正回
路（２５）を通してデータバス（２１ｂ）に出力される
。また、比較回路（２３）における比較の結果、メモリ
セルアレイ（１２）からのＥＣＣ内部コードにＥＣＣ３
Ｅ出回路（２２）で算出されたＥＣＣコードが一致しな
い場合には、メモリセルアレイ（１２）に記憶されてい
たＥＣＣ内部コードがデコーダ回路（２４）においてデ
コードされる。そしてメモリセルアレイ（１２）から読
み出されたデータは、このデコードされたＥＣＣコード
にｆｊって訂正回路（２５）において訂正され、その後
、データバス（２１ｂ）に出力されることになる。
記憶装置（１００）のエラー検出・訂正手段の機能検査
を行う場合には、切ｌＩＡスイッチ（３２）は′ｌｌ：
１子（ａ）側に切り換えられる。この切り換え指つは、
デ・タバス（２Ｔｏ＞および切換１３号線（：１２ａ）
を通して処理装置（図示せず）から送られてくる。外部
設定ＥＣＣコード用レジスタ（：１１）には、！Ｒ能検
査のための既知の内容の任意のＩＥ ＣＣコードが記憶
装置（１００）の外部１例えば同様に処理装置から設定
される。
を行う場合には、切ｌＩＡスイッチ（３２）は′ｌｌ：
１子（ａ）側に切り換えられる。この切り換え指つは、
デ・タバス（２Ｔｏ＞および切換１３号線（：１２ａ）
を通して処理装置（図示せず）から送られてくる。外部
設定ＥＣＣコード用レジスタ（：１１）には、！Ｒ能検
査のための既知の内容の任意のＩＥ ＣＣコードが記憶
装置（１００）の外部１例えば同様に処理装置から設定
される。
同時にメモリセルアレイ（１２）には、機能検査用の既
知の内容のデータ（データが８ビットである場合、例え
ば（００００００００）のオール゛°Ｏ°°のデータ）
が記憶される。そしてこのデータを読み出した時に、デ
ータがこの機能検査用のＥＣＣコードに従って正しく３
１正されて、記憶装置（１００）の出力側のデータバス
（２１１））に出力されるかどうかが検査される。
知の内容のデータ（データが８ビットである場合、例え
ば（００００００００）のオール゛°Ｏ°°のデータ）
が記憶される。そしてこのデータを読み出した時に、デ
ータがこの機能検査用のＥＣＣコードに従って正しく３
１正されて、記憶装置（１００）の出力側のデータバス
（２１１））に出力されるかどうかが検査される。
なお、この発明は様々な用途の記憶装置に適応可能であ
り、例えばＩＣカードに内蔵されたマイクロコンピュー
タの記憶部として設けられているＥＩＥＰｒｊＯＭ等に
も適応可能である。
り、例えばＩＣカードに内蔵されたマイクロコンピュー
タの記憶部として設けられているＥＩＥＰｒｊＯＭ等に
も適応可能である。
また、記憶装置内のデータ信号線およびＥＣＣ信号線は
、例えば８ビットからなるデータと４ビットからなるＥ
ＣＣコードをシリアルに送るシリアル信号線であてもよ
いし、またデータおよびＥＣＣコードをそれぞれにパラ
レルに送る所望の幅のパラレル信号線であってもよい。
、例えば８ビットからなるデータと４ビットからなるＥ
ＣＣコードをシリアルに送るシリアル信号線であてもよ
いし、またデータおよびＥＣＣコードをそれぞれにパラ
レルに送る所望の幅のパラレル信号線であってもよい。
［発明の効果］
以上のようにこの発明による記憶装置においては、エラ
ー検出・訂正手段の機能検査を行う機能検査手段を、こ
のエラー検出・訂正手段に選択的に直接接続するように
設けたことにより、任意のエラー検出・訂正コードをメ
モリセルアレイを通さずに、記憶装置の外部からエラー
検出・訂正手段に設定できるので、機能検査の時間が′
Ｍｉ縮できると共に、メモリセルアレイネ良の影響を受
けないでエラー検出・訂正手段の機能検査を行うことが
できるという効果が得られる。
ー検出・訂正手段の機能検査を行う機能検査手段を、こ
のエラー検出・訂正手段に選択的に直接接続するように
設けたことにより、任意のエラー検出・訂正コードをメ
モリセルアレイを通さずに、記憶装置の外部からエラー
検出・訂正手段に設定できるので、機能検査の時間が′
Ｍｉ縮できると共に、メモリセルアレイネ良の影響を受
けないでエラー検出・訂正手段の機能検査を行うことが
できるという効果が得られる。
第１図はこの発明による記憶装置の一実施例の１１４成
を示すブロック図、第２図は従来の記憶装置の構成を示
すブロック図である。 図において、（１１）はＥＣＣ内部コード作成回路、（
１２）はメモリセルアレイ、（２１ａ）と（２１ｂ）は
データバス、（２２）はＦＣＣ算出回路、（２３）は比
］膜回路、（２４）はデコーダ回路、（２５）は訂正回
路、（３１）は外部設定ＥＣＣコード用レジスタ、（３
２）は切１ａスイツヂ、（３２ａ）は切換ｆ言号線、（
Ｄ）（まデータ１３号−線、（ＩＥ）はＥ ＣＣ１ｓ号
線である。 口面９１乞シ円容に度更；シ）
を示すブロック図、第２図は従来の記憶装置の構成を示
すブロック図である。 図において、（１１）はＥＣＣ内部コード作成回路、（
１２）はメモリセルアレイ、（２１ａ）と（２１ｂ）は
データバス、（２２）はＦＣＣ算出回路、（２３）は比
］膜回路、（２４）はデコーダ回路、（２５）は訂正回
路、（３１）は外部設定ＥＣＣコード用レジスタ、（３
２）は切１ａスイツヂ、（３２ａ）は切換ｆ言号線、（
Ｄ）（まデータ１３号−線、（ＩＥ）はＥ ＣＣ１ｓ号
線である。 口面９１乞シ円容に度更；シ）
Claims (1)
- 記憶データのエラーを検出および訂正する機能を有する
記憶装置であって、記憶データに対してエラー検出・訂
正コードを発生する手段と、データおよび上記エラー検
出・訂正コードを記憶する手段と、上記データが上記記
憶手段から読み出される際に、上記エラー検出・訂正コ
ードを使ってデータの誤りを検出しかつこれを訂正する
手段と、このエラー検出・訂正手段に選択的に直接接続
されて、記憶装置の外部から設定された既知の内容の任
意のエラー検出・訂正コードを試験的に出力することに
より、上記エラー検出・訂正手段の機能検査を行う機能
検査手段とを備え、上記エラー検出・訂正手段の機能が
正常であることを上記機能検査手段から試験的に入力さ
れるエラー検出・訂正コードに対する上記エラー検出・
訂正手段の出力結果から判断することを特徴とする記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160744A JPH0212445A (ja) | 1988-06-30 | 1988-06-30 | 記憶装置 |
| US07/260,021 US4924465A (en) | 1988-06-30 | 1988-10-20 | Memory with function test of error detection/correction device |
| FR8813893A FR2633767B1 (fr) | 1988-06-30 | 1988-10-24 | Dispositif a memoire permettant la detection et la correction d'erreurs de donnees |
| DE3837893A DE3837893A1 (de) | 1988-06-30 | 1988-11-08 | Speicherbaustein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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