JPS6011953A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS6011953A JPS6011953A JP58119692A JP11969283A JPS6011953A JP S6011953 A JPS6011953 A JP S6011953A JP 58119692 A JP58119692 A JP 58119692A JP 11969283 A JP11969283 A JP 11969283A JP S6011953 A JPS6011953 A JP S6011953A
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- JP
- Japan
- Prior art keywords
- circuit
- store data
- memory device
- data
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、誤り訂正回路（ｖ下、ＥＣＣ回路と云う）
付のメモリ装置の検査手順を簡略化し、検量時間を短縮
することを可能とする回路を有したメモリ装置に関する
。
付のメモリ装置の検査手順を簡略化し、検量時間を短縮
することを可能とする回路を有したメモリ装置に関する
。
メモリ装置においては、高信頼性を確保するために、Ｅ
ＣＣ回路が付加されている場合が多いが。
ＣＣ回路が付加されている場合が多いが。
このために、メモリ装置では、製造工程において。
メモリ部そのものの検査とＪ・３６０回路の検査を行う
必要があるが、このＥ ＣＣ回路ｔ；Ｌフェッチ・デー
タの誤シ全自動訂正すると云う、そのｔｐｊ４能故に横
骨手段が複雑かつ長時間を髪する。
必要があるが、このＥ ＣＣ回路ｔ；Ｌフェッチ・デー
タの誤シ全自動訂正すると云う、そのｔｐｊ４能故に横
骨手段が複雑かつ長時間を髪する。
ここで、従来のＥＣＣ回路伺メモリ装置Ｍ’の検査を行
う場合について第１図より説明する。この第１図はＥＣ
Ｃ回路付メモ！Ｊ 装置Ｆ＋：のデータバス系のみを示
しており、図中の１ （Ｉ Ｏｉ−ｉメモ１月（Ｉ、置
（１１１１分示し、２ｏＯｉＪ：コントローラ１：１す
を一２］＜−ｑ−。メモリ装置側１００におい一’ｒ、
１１Ｊ、 メモ’） ｅＢ、２ Ｐｉ Ｅ ＣＣ回路の
シンドローム・ヅエネレータ、３はｌイ； ＣＣ回路の
チェッカおよび修正回路、４ａ ４ｅｆ・、Ｉデータバ
ス切換回路である。
う場合について第１図より説明する。この第１図はＥＣ
Ｃ回路付メモ！Ｊ 装置Ｆ＋：のデータバス系のみを示
しており、図中の１ （Ｉ Ｏｉ−ｉメモ１月（Ｉ、置
（１１１１分示し、２ｏＯｉＪ：コントローラ１：１す
を一２］＜−ｑ−。メモリ装置側１００におい一’ｒ、
１１Ｊ、 メモ’） ｅＢ、２ Ｐｉ Ｅ ＣＣ回路の
シンドローム・ヅエネレータ、３はｌイ； ＣＣ回路の
チェッカおよび修正回路、４ａ ４ｅｆ・、Ｉデータバ
ス切換回路である。
従来のセ〕ＣＣ回路付メモリ装ｊ：’；゛は、メモリ部
ｌとＥＣＣ回路を含む制御部が別ボードでｔ１１成キノ
しており、それぞれのボー ドは別々ｖコ検査した後、
組み合わされてメモリ装置をイ１１成していた。
ｌとＥＣＣ回路を含む制御部が別ボードでｔ１１成キノ
しており、それぞれのボー ドは別々ｖコ検査した後、
組み合わされてメモリ装置をイ１１成していた。
しかしながら、最近の単層体製造技術の進歩によって、
メモリ素子やロジック回路が高集積化してきたので、１
枚のｙｌ？ −ドにすべてを搭載する例が増えてきた。
メモリ素子やロジック回路が高集積化してきたので、１
枚のｙｌ？ −ドにすべてを搭載する例が増えてきた。
第１図に示す例では、検査はまずメモリ部１のみ全検査
できるようにそＪｔそれのデータバス切換回路４ａ、４
ｂ、４ｅｆｆｉセツトして、メモリ部１全検査する。
できるようにそＪｔそれのデータバス切換回路４ａ、４
ｂ、４ｅｆｆｉセツトして、メモリ部１全検査する。
次に、ＥＣＣ回路のジントロ ム・ジェネレータ２のみ
を検査できるようにそれぞれのデータバス切換回路４ａ
ｉセツトして、ＥＣＣ回路のシンドローム・ジェネレー
タ２を検査する。
を検査できるようにそれぞれのデータバス切換回路４ａ
ｉセツトして、ＥＣＣ回路のシンドローム・ジェネレー
タ２を検査する。
次に、ＥＣＣ回路のチェッカおよび修正回路３のみを検
査できるようにそれぞれのデータバス切換回路４ ｃ
ｒ ４ ｄ ｒ ４ ｅ ｆ：セットして、ＥＣＣ回路
のチェッカおよび修正回路３を検査し、最後にＥＣＣ回
路のシンドローム・ジェネレータ２、メモリ部１、ＥＣ
Ｃ回路のチェッカおよび修正回路３がそれぞれ接続され
るように各々のデータバス切換回路４ａ、４ｃ、４ｄ、
４ｅをセットして全体的な検査をしていた。
査できるようにそれぞれのデータバス切換回路４ ｃ
ｒ ４ ｄ ｒ ４ ｅ ｆ：セットして、ＥＣＣ回路
のチェッカおよび修正回路３を検査し、最後にＥＣＣ回
路のシンドローム・ジェネレータ２、メモリ部１、ＥＣ
Ｃ回路のチェッカおよび修正回路３がそれぞれ接続され
るように各々のデータバス切換回路４ａ、４ｃ、４ｄ、
４ｅをセットして全体的な検査をしていた。
従来のＥＣＣ回路旬メモリ装置仁Ｊ、以上のように構成
さり、ているので、ＥＣＣ回ｈ′ａの各部ごとに］６τ
査し、その後全体的な検査をすることが必要で検存手Ｊ
Ｆｉが複雑で、検査ｆＣ多大の時間がＺ・がる欠点があ
った。
さり、ているので、ＥＣＣ回ｈ′ａの各部ごとに］６τ
査し、その後全体的な検査をすることが必要で検存手Ｊ
Ｆｉが複雑で、検査ｆＣ多大の時間がＺ・がる欠点があ
った。
この発明は、上記従来の欠点全改善するためになされた
もので、シンドロームビット’ｃ 含ｔｒ メモリ部の
ビット長と同じビット長を・有し、コントローラ側より
書込み可能なレジスタと、このレジスタのセット値によ
りＥＣＣ回路のシンドローム・ジェネレータ直後でメモ
リ？＋１’へのストア・データを反転するか否かを決め
られるケ゛−ト回路を設はルコトニより、］’Ｅ ＣＣ
回路刊のメモリ装置ｆ’Ｃ′ｆＫ：コントローラ側より
のブログラミンダｅこより機械的に検査できるメモリ装
置ｋ ４．！！ｉ供−４−ることを目的としている。
もので、シンドロームビット’ｃ 含ｔｒ メモリ部の
ビット長と同じビット長を・有し、コントローラ側より
書込み可能なレジスタと、このレジスタのセット値によ
りＥＣＣ回路のシンドローム・ジェネレータ直後でメモ
リ？＋１’へのストア・データを反転するか否かを決め
られるケ゛−ト回路を設はルコトニより、］’Ｅ ＣＣ
回路刊のメモリ装置ｆ’Ｃ′ｆＫ：コントローラ側より
のブログラミンダｅこより機械的に検査できるメモリ装
置ｋ ４．！！ｉ供−４−ることを目的としている。
以下、この発明のメモリ装置１″′７の実施例を図につ
いて説明する。第２図はその一実施例の（１つ成を示す
ブロック図であり、この第２図において、ＥｃｃＭ路付
メ上付メモリ装置タバス系のみを示している。第１図と
同一１４１ｉ分には同一符号を付して述べることにする
。
いて説明する。第２図はその一実施例の（１つ成を示す
ブロック図であり、この第２図において、ＥｃｃＭ路付
メ上付メモリ装置タバス系のみを示している。第１図と
同一１４１ｉ分には同一符号を付して述べることにする
。
コントローラ側２００からのストア・データはデータセ
レクタ４ａ、ｒ−ト回路６全通してメモリ部工に送られ
るようになっているとともに。
レクタ４ａ、ｒ−ト回路６全通してメモリ部工に送られ
るようになっているとともに。
Ｅ ＣＣ回路のシンドローム・ジェネレータ２．レジス
タ５およびケ゛−ト回路６にそれぞれ転送するように構
成されている。
タ５およびケ゛−ト回路６にそれぞれ転送するように構
成されている。
シンドローム・ジェネレータ２の出力はデルタセレクタ
４ａ？介して、ダート回路６に転送するようにしており
、また、レジスタ５の出力もダート回路６に転送するよ
うになっている。レジスタ５はコントローラ側２００よ
シ書込み可能なレジスタである。
４ａ？介して、ダート回路６に転送するようにしており
、また、レジスタ５の出力もダート回路６に転送するよ
うになっている。レジスタ５はコントローラ側２００よ
シ書込み可能なレジスタである。
メモリ部１の出力はデータセレクタ４ｆ’（ｚ介してコ
ントローラ（ｉｔｌに送出するようになっているととも
に、ＥＣＣ回路のチェッカおよび修正回路にも出力する
ようになっている。このチェッカお上び修正回路３の出
力もデータセレクタ４ｆｉ＝介してコントローラづ刑２
００１／ｌｌ送出するようになっ−Ｃいる。
ントローラ（ｉｔｌに送出するようになっているととも
に、ＥＣＣ回路のチェッカおよび修正回路にも出力する
ようになっている。このチェッカお上び修正回路３の出
力もデータセレクタ４ｆｉ＝介してコントローラづ刑２
００１／ｌｌ送出するようになっ−Ｃいる。
次に、この発明のメモリ装（−７７の動作について説明
する。まず、レジスタ５をクリアした後、１・〕ｃｃ回
路を無効にして、メモリ部１を倹−：・こした後 レジ
スタ５に特定のビットのみｌ（Ｊ’ＦＪ （ｌン１の例
ではレジスタ５に「１」がセットさ〕１．ると対応する
ストア・データが反転される）をセットした後に、コン
トローラ１１＋１１２００からストア・データ金送出し
て、メモリ装置に対してストアＬ［１１作を実行すると
。
する。まず、レジスタ５をクリアした後、１・〕ｃｃ回
路を無効にして、メモリ部１を倹−：・こした後 レジ
スタ５に特定のビットのみｌ（Ｊ’ＦＪ （ｌン１の例
ではレジスタ５に「１」がセットさ〕１．ると対応する
ストア・データが反転される）をセットした後に、コン
トローラ１１＋１１２００からストア・データ金送出し
て、メモリ装置に対してストアＬ［１１作を実行すると
。
ＥＣＣ回路のシンドローム・ジェネレータ２では正しい
シンドロームデータ伺の７トア・データが、１／ツスタ
５の特定のビットに１１」がセットされているためにケ
゛−ト回路６によって、この１ｈｌｊ定ビツトに対応す
るストア・データが反転音）１．て、メモリ部Ｉ Ｋ特
定ビットが繭玉っ／こストア・データとして畳き込まノ
する。
シンドロームデータ伺の７トア・データが、１／ツスタ
５の特定のビットに１１」がセットされているためにケ
゛−ト回路６によって、この１ｈｌｊ定ビツトに対応す
るストア・データが反転音）１．て、メモリ部Ｉ Ｋ特
定ビットが繭玉っ／こストア・データとして畳き込まノ
する。
次に、フェッチ動作にて、このストア・データをメモリ
部１から読み出すと、Ｆ ＣＣ回１１’ｉ′ｒのチェツ
カおよび修正回路３にてエラーが発生する。
部１から読み出すと、Ｆ ＣＣ回１１’ｉ′ｒのチェツ
カおよび修正回路３にてエラーが発生する。
このときのデータおよびエラー情報をデータセレクタ４
！を経てコントローラ側２００で読み取って調べれば、
Ｅ ＣＣ回路が正常に動作しているかどうか全検査でき
る。
！を経てコントローラ側２００で読み取って調べれば、
Ｅ ＣＣ回路が正常に動作しているかどうか全検査でき
る。
同様にして、次々に各ピットに対して検査して行けば、
Ｅ ＣＣ回路の検査が行える。この検査手順を検査用プ
ログラムとして作成しておけば、これを実行することに
より機械的にＥＣＣ回路付メモリ装置の検査が実施でき
る。
Ｅ ＣＣ回路の検査が行える。この検査手順を検査用プ
ログラムとして作成しておけば、これを実行することに
より機械的にＥＣＣ回路付メモリ装置の検査が実施でき
る。
以上のように、この発明のメモリ装置によれば、Ｅ Ｃ
Ｃ回路付のメモリ装置全検査するための、コントローラ
側より曹込み可能なレジスタとレジスタのセント値によ
ってストア・データ全反転するケ°−ト１す１路全伺加
したことｔこより、検ｊｌｆ手順全簡略化でき、しかも
実際の動ＩＩ・と同じ状態でＥＣＣ回路付のメモリ装置
を検査でき、検査費用の低減と高信頼性を得ることがで
きる。
Ｃ回路付のメモリ装置全検査するための、コントローラ
側より曹込み可能なレジスタとレジスタのセント値によ
ってストア・データ全反転するケ°−ト１す１路全伺加
したことｔこより、検ｊｌｆ手順全簡略化でき、しかも
実際の動ＩＩ・と同じ状態でＥＣＣ回路付のメモリ装置
を検査でき、検査費用の低減と高信頼性を得ることがで
きる。
４、 図面の１７ｎ単な説明
第１図は従来のｉ！’、 ＣＣ回路付メモリ装置の構成
を示すブロック図、第２図（７１：この冗明のメモリ装
置の一実施例の構成を示すブロック図である。
を示すブロック図、第２図（７１：この冗明のメモリ装
置の一実施例の構成を示すブロック図である。
ｌ・・・メモリ部、２・・・１噛ＣＣＣ回路のシンドロ
ーム・ジェネレータ、３・・・ＥＣＣ回１．！ｉｉのチ
ェッカおよび修正回路、４ａ、４ｆ・・・データバス！
；＋Ｊ撲回路、５・・・レジスタ、６・・−ケ゛−ト回
路。
ーム・ジェネレータ、３・・・ＥＣＣ回１．！ｉｉのチ
ェッカおよび修正回路、４ａ、４ｆ・・・データバス！
；＋Ｊ撲回路、５・・・レジスタ、６・・−ケ゛−ト回
路。
なお、図中同一イ’４−号は同−一またにＬ相当部分を
示す。
示す。
代理人 大 岩 増 雄
第１図
第２図
Claims (1)
- 誤り訂正回路のシンドローム・ソエネレータ、シンドロ
ームビットを含むメモリ部のビット長と同じビット長を
有するレジスタ。上記特定のビットのセット後にコント
ローラ側からストア・データを転送してメモリ部に対す
るストア動作の実行を行う際に特定ビットに対応するス
トア・データを反転させてメモリ部に特定ビットが誤っ
たデータと１．て書き込ませるダート回路、上記メモリ
部から」二記誤ったストア・データｆｎみ出すとエラー
を発生させ、それをコントローラ（＋１１１に読み取ら
せる誤り訂正回路内のチェッカおよび修正回路を備えて
なるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119692A JPS6011953A (ja) | 1983-07-01 | 1983-07-01 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119692A JPS6011953A (ja) | 1983-07-01 | 1983-07-01 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6011953A true JPS6011953A (ja) | 1985-01-22 |
Family
ID=14767691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119692A Pending JPS6011953A (ja) | 1983-07-01 | 1983-07-01 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011953A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226854A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | 半導体メモリの誤り検出訂正回路テスト方法 |
| JPH0212445A (ja) * | 1988-06-30 | 1990-01-17 | Mitsubishi Electric Corp | 記憶装置 |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| US8078949B2 (en) | 2007-10-04 | 2011-12-13 | Panasonic Corporation | Semiconductor memory device |
-
1983
- 1983-07-01 JP JP58119692A patent/JPS6011953A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226854A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | 半導体メモリの誤り検出訂正回路テスト方法 |
| JPH0212445A (ja) * | 1988-06-30 | 1990-01-17 | Mitsubishi Electric Corp | 記憶装置 |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| US8078949B2 (en) | 2007-10-04 | 2011-12-13 | Panasonic Corporation | Semiconductor memory device |
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