JP5245237B2 - エラー処理方法 - Google Patents
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Description
(付記1) CPUのバスで発生したエラーを処理するエラー処理方法であって、
該CPUの命令バス及びデータバスのうち少なくとも一方のバスで発生したバスエラーをバスエラー入力手段により該CPUに入力するステップと、
該バスエラーを該CPU内のバスエラーカウンタ手段でカウントするステップと、
該バスエラーカウンタ手段の値に基づいて該CPUに接続されたメモリ部の領域を指定するステップとを含むことを特徴とするエラー処理方法。
(付記2) 該命令バスでバスエラーが発生し未定義命令の例外ベクタにジャンプすると判断した場合及び該データバスでバスエラーが発生した場合は前記バスエラー発生時に、該バスエラーカウンタ手段の値を更新するステップを含むことを特徴とする付記1記載のエラー処理方法。
(付記3) 該データバスでバスエラーが発生した場合は前記バスエラー発生時に該バスエラーカウンタ手段の値を更新するステップを含むことを特徴とする付記1記載のエラー処理方法。
(付記4) 該命令バスでバスエラーが発生した場合は直前の命令にて該データバスでバスエラーが発生していないことを確認後、未定義命令処理を行うステップを含むことを特徴とする付記1又は2記載のエラー処理方法。
(付記5) 該データバスでバスエラーが発生した場合は、その命令以降の命令による汎用レジスタ部へのセットは禁止し、未定義命令処理を行うステップを含むことを特徴とする付記1又は2記載のエラー処理方法。
(付記6) 命令をフェッチしたときに該メモリ部にてパリティエラーが発生した場合、エラー信号を該バスエラー入力手段に入力するステップを含み、
該CPUはエラーとなった命令を実行すると判断した時点で例外・割込み・トラップ(EIT:Exception, Interrupt, Trap)処理を行い、エラー処理ルーチンへジャンプすることを特徴とする付記1記載のエラー処理方法。
(付記7) 該データバスでパリティエラーが発生した場合、エラー信号を該バスエラー入力手段により該CPUに入力すると、以降の命令の処理をキャンセルするステップを含むことを特徴とする付記1記載のエラー処理方法。
(付記8) 該指定するステップは、バスエラーカウンタ手段の値、命令又はデータのアドレス、及びリード又はライト信号に基づいて該CPUに接続されたメモリ部のページを指定することを特徴とする付記1記載のエラー処理方法。
(付記9) 該CPUの状態を示すプロセッサステータスレジスタに、命令バスエラー及びデータバスエラーを格納してバスエラーの発生を示すステップを含むことを特徴とする付記1記載のエラー処理方法。
(付記10) 命令バスエラー又はデータバスエラーが発生した場合、リトライを行い、それでもバスエラーが発生する場合にはバスエラー処理を行うステップを含むことを特徴とする付記1記載のエラー処理方法。
(付記11) CPUを備えた情報処理装置であって、
該CPUに接続されたメモリ部と、
該CPUの命令バス及びデータバスのうち少なくとも一方のバスで発生したバスエラーを該CPUに入力するバスエラー入力手段と、
該CPU内で該バスエラーをカウントするバスエラーカウンタ手段と、
該バスエラーカウンタ手段の値に基づいて該メモリ部の領域を指定する手段とを備えたことを特徴とする情報処理装置。
(付記12) 該命令バスでバスエラーが発生し未定義命令の例外ベクタにジャンプすると判断した場合及び該データバスでバスエラーが発生した場合は前記バスエラー発生時に、該バスエラーカウンタ手段の値を更新する更新手段を備えたことを特徴とする付記11記載の情報処理装置。
(付記13) 該データバスでバスエラーが発生した場合は前記バスエラー発生時に該バスエラーカウンタ手段の値を更新する更新手段を備えたことを特徴とする付記11記載の情報処理装置。
(付記14) 該命令バスでバスエラーが発生した場合は直前の命令にて該データバスでバスエラーが発生していないことを確認後、未定義命令処理を行う手段を備えたことを特徴とする付記11又は12記載の情報処理装置。
(付記15) 該パスエラーカウンタ手段を含む汎用レジスタ部を備え、
該データバスでバスエラーが発生した場合は、その命令以降の命令による該汎用レジスタ部へのセットは禁止し、未定義命令処理を行う手段を備えたことを特徴とする付記11又は12記載の情報処理装置。
(付記16) 命令をフェッチしたときに該メモリ部にてパリティエラーが発生した場合、エラー信号を該バスエラー入力手段に入力する手段を備え、
該CPUはエラーとなった命令を実行すると判断した時点で例外・割込み・トラップ(EIT:Exception, Interrupt, Trap)処理を行い、エラー処理ルーチンへジャンプすることを特徴とする付記11記載の情報処理装置。
(付記17) 該データバスでパリティエラーが発生した場合、エラー信号を該バスエラー入力手段により該CPUに入力すると、以降の命令の処理をキャンセルする手段を含むことを特徴とする付記11記載の情報処理装置。
(付記18) 該指定する手段は、バスエラーカウンタ手段の値、命令又はデータのアドレス、及びリード又はライト信号に基づいて該メモリ部のページを指定する論理回路からなることを特徴とする付記11記載の情報処理装置。
(付記19) 該CPUの状態を示すプロセッサステータスレジスタを備え、
命令バスエラー及びデータバスエラーを該プロセッサステータスレジスタに格納してバスエラーの発生を示すことを特徴とする付記11記載の情報処理装置。
(付記20) 命令バスエラー又はデータバスエラーが発生した場合、リトライを行い、それでもバスエラーが発生する場合にはバスエラー処理を行う手段を備えたことを特徴とする付記11記載の情報処理装置。
2 CPU
3,4 メモリ部
5 命令バス
6 データバス
31 論理回路
32 ページメモリ部
33 パリティチェッカ
51 F部
52 D部
53 E部
54 M部
55 汎用レジスタ部
Claims (7)
- CPUのバスで発生したエラーを処理するエラー処理方法であって、
前記CPUに接続された第1のメモリ部の複数のページに同一命令をライトし、前記CPUに接続された第2のメモリ部の複数のページに同一データをライトするステップと、
前記CPUの命令バス及びデータバスで発生したバスエラーをバスエラー入力手段により前記CPUに入力するステップと、
前記命令バスで発生し前記バスエラー入力手段により入力されたバスエラーを前記CPU内の第1のバスエラーカウンタ手段でカウントし、前記データバスで発生し前記バスエラー入力手段により入力されたバスエラーを前記CPU内の第2のバスエラーカウンタ手段でカウントするステップと、
前記第1のバスエラーカウンタ手段でカウントされた値と、前記同一命令のアドレスと、リード信号に基づいて指定された、前記第1のメモリ部の前記複数のページのうち1つのページから前記同一命令をリードし、前記第2のバスエラーカウンタ手段でカウントされた値と、前記同一データのアドレスと、前記リード信号に基づいて指定された、前記第2のメモリ部の前記複数のページのうち1つのページから前記同一データをリードするステップと、
前記命令バスでバスエラーが発生した場合は直前の命令にて前記データバスでバスエラーが発生していないことを確認後未定義命令処理を行うと判断した時に前記第1のバスエラーカウンタ手段の値を更新し、前記データバスでバスエラーが発生した場合は当該バスエラー発生時に前記第2のバスエラーカウンタ手段の値を更新するステップと、
前記CPUのデコード部で命令をデコードした結果、前記命令バスでバスエラーが発生しており前記データバスでバスエラーが発生していないと、直前の命令にて前記データバスでバスエラーが発生しないことを確認できるまでNOP(No OPeration)を挿入し、前記CPUがエラーとなった命令を実行すると判断した時点で第1の例外・割込み・トラップ(EIT:Exception, Interrupt, Trap)処理を行うステップ
を含み、
前記第1のEIT処理を行うステップは、
命令バスエラー割込ルーチンにジャンプするため、ベクタテーブルから前記命令バスエラー割込ルーチンの開始番地を示すベクタアドレスを取得して、前記命令バスエラー割込ルーチンのアドレスを演算するための演算モードと、当該演算モードで用いる前記CPUの汎用レジスタ部の内容を前記CPUの実行部に渡し、
次のサイクルで、前記汎用レジスタ部内の、前記命令バスのバスエラー及び前記データバスのバスエラーを格納するプロセッサステータスレジスタの内容を退避するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡し、
前記汎用レジスタ部内の、プログラムカウンタレジスタの内容を退避するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡す
ことを特徴とするエラー処理方法。 - 前記データバスでバスエラーが発生した場合は、以降の命令による汎用レジスタ部へのセットは禁止し、未定義命令処理を行うステップを更に含むことを特徴とする請求項1記載のエラー処理方法。
- 命令をフェッチしたときに前記第1のメモリ部又は前記第2のメモリ部でパリティエラーが発生した場合、エラー信号を前記バスエラー入力手段に入力するステップを更に含むことを特徴とする請求項1記載のエラー処理方法。
- 前記データバスでパリティエラーが発生した場合、エラー信号を前記バスエラー入力手段により前記CPUに入力し、以降の命令の処理をキャンセルするステップを更に含むことを特徴とする請求項1記載のエラー処理方法。
- 前記命令バス又は前記データバスでバスエラーが発生した場合、リトライを行い、前記リトライ後もバスエラーが発生する場合には当該バスエラーを処理する各ステップを実行することを特徴とする請求項1記載のエラー処理方法。
- 前記CPUの前記デコード部で命令をデコードした結果、前記命令バスでバスエラーが発生しており前記ベクタテーブルのアクセス時又は前記プロセッサステータスレジスタの内容退避時に前記データバスでエラーが発生していると、第2の例外・割込み・トラップ(EIT:Exception, Interrupt, Trap)処理を行うステップ
を更に含み、
前記第2のEIT処理は、
データバスエラー割込ルーチンにジャンプするため、前記ベクタテーブルからベクタアドレスを取得し、前記データバスエラー割込ルーチンのアドレスを演算するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡し、
次のサイクルで、前記プロセッサステータスレジスタの内容を退避するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡し、
前記プログラムカウンタレジスタの内容を退避するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡す
ことを特徴とする請求項1記載のエラー処理方法。 - 前記CPUの前記デコード部で命令をデコードした結果、前記命令バスでバスエラーが発生しており前記プログラムカウンタレジスタの内容退避時に前記データバスでバスエラーが発生していると、第3の例外・割込み・トラップ(EIT:Exception, Interrupt, Trap)処理を行うステップ
を更に含み、
前記第3のEIT処理処理は、
前記データバスエラー割込ルーチンにジャンプするため、前記ベクタテーブルからベクタアドレスを取得し、前記データバスエラー割込ルーチンのアドレスを演算するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡し、
次のサイクルで、NOP(No OPeration)を挿入し、
前記プログラムカウンタレジスタの内容を退避するための演算モードと、当該演算モードで用いる前記汎用レジスタ部の内容を前記実行部に渡す
ことを特徴とする請求項6記載のエラー処理方法。
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