JPH09198257A - プログラム実行方法およびこの方法を用いたプログラム実行装置 - Google Patents
プログラム実行方法およびこの方法を用いたプログラム実行装置Info
- Publication number
- JPH09198257A JPH09198257A JP8006971A JP697196A JPH09198257A JP H09198257 A JPH09198257 A JP H09198257A JP 8006971 A JP8006971 A JP 8006971A JP 697196 A JP697196 A JP 697196A JP H09198257 A JPH09198257 A JP H09198257A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- processing
- specific event
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 46
- 238000011084 recovery Methods 0.000 claims abstract description 6
- 230000008569 process Effects 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 10
- 230000006872 improvement Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 戻りアドレス保持レジスタが１つしかない場
合、多重割込を受け付けるとき、戻りアドレスの退避等
に必要なステップ数が多い。 【解決手段】 割込処理ルーチンに入ると、最初のＭＯ
ＶＳ命令で戻りアドレス保持レジスタＥＲＰの値をレジ
スタＲ２に退避する。次のＳＥＴＰＲ命令（割込受付優
先レベル更新命令）でＥＡ（割込許可）フラグを自動的
に１とし、多重割込を許可する。復帰時は、Ｒ２に退避
していた値をＥＲＰに転送するデータ転送命令ＭＯＶＳ
の実行により、ＥＡフラグを自動的に０とし、割込要求
の受付を禁止する。最後のＲＥＴＩ命令の実行でこれを
再び許可する。
合、多重割込を受け付けるとき、戻りアドレスの退避等
に必要なステップ数が多い。 【解決手段】 割込処理ルーチンに入ると、最初のＭＯ
ＶＳ命令で戻りアドレス保持レジスタＥＲＰの値をレジ
スタＲ２に退避する。次のＳＥＴＰＲ命令（割込受付優
先レベル更新命令）でＥＡ（割込許可）フラグを自動的
に１とし、多重割込を許可する。復帰時は、Ｒ２に退避
していた値をＥＲＰに転送するデータ転送命令ＭＯＶＳ
の実行により、ＥＡフラグを自動的に０とし、割込要求
の受付を禁止する。最後のＲＥＴＩ命令の実行でこれを
再び許可する。
Description
【０００１】
【発明の属する技術分野】この発明はプログラム実行方
法およびその方法を用いたプログラム実行装置に関す
る。この発明は特に、通常処理の他に、プログラム実行
装置内外からの処理要求に応じて特定事象の処理を行う
プログラム実行方法および装置に関する。この発明に係
るプログラム実行装置は、例えばマイクロプロセッサに
適用可能である。
法およびその方法を用いたプログラム実行装置に関す
る。この発明は特に、通常処理の他に、プログラム実行
装置内外からの処理要求に応じて特定事象の処理を行う
プログラム実行方法および装置に関する。この発明に係
るプログラム実行装置は、例えばマイクロプロセッサに
適用可能である。
【０００２】
【従来の技術】従来、マイクロプロセッサなどの一般的
なプログラム実行装置として、メモリに格納された命令
を順次フェッチ、デコードして実行する制御駆動方式の
装置が数多く存在する。近年のマイクロプロセッサは、
プロセッサ外部からの割込信号に応じた割込処理や、ブ
ロセッサの内部エラーなどの例外発生に応じた例外処理
を高速に行うよう改良が施されている。
なプログラム実行装置として、メモリに格納された命令
を順次フェッチ、デコードして実行する制御駆動方式の
装置が数多く存在する。近年のマイクロプロセッサは、
プロセッサ外部からの割込信号に応じた割込処理や、ブ
ロセッサの内部エラーなどの例外発生に応じた例外処理
を高速に行うよう改良が施されている。
【０００３】［１］リターンポインタレジスタ その改良の１つとして、ハードウエアでリターンポイン
タレジスタを備える方法がある。このレジスタは割込処
理や例外処理（以下「割込処理等」ともいう）から復帰
する際の戻りアドレスを格納する。すなわち、割込や例
外（以下「割込等」ともいう）が発生したとき、まず戻
りアドレスがここに格納され、割込処理等のルーチン
（以下単に「処理ルーチン」ともいう）に分岐する。処
理が終われば、リターンポインタレジスタの値がプログ
ラムカウンタに戻され、処理ルーチンから復帰する。リ
ターンポインタレジスタを用いればスタックメモリへア
クセスする必要がないため、処理の高速化が可能とな
る。しかし、リターンポインタレジスタは一般にスタッ
ク方式のメモリに比べてハードウェア規模が大きいこと
が短所であり、スタックの場合と異なり、通常は１系統
（１個）しか設けることができない。
タレジスタを備える方法がある。このレジスタは割込処
理や例外処理（以下「割込処理等」ともいう）から復帰
する際の戻りアドレスを格納する。すなわち、割込や例
外（以下「割込等」ともいう）が発生したとき、まず戻
りアドレスがここに格納され、割込処理等のルーチン
（以下単に「処理ルーチン」ともいう）に分岐する。処
理が終われば、リターンポインタレジスタの値がプログ
ラムカウンタに戻され、処理ルーチンから復帰する。リ
ターンポインタレジスタを用いればスタックメモリへア
クセスする必要がないため、処理の高速化が可能とな
る。しかし、リターンポインタレジスタは一般にスタッ
ク方式のメモリに比べてハードウェア規模が大きいこと
が短所であり、スタックの場合と異なり、通常は１系統
（１個）しか設けることができない。
【０００４】［２］リターンポインタレジスタと多重割
込 リターンポインタレジスタが１個の場合、１つの割込処
理中に他の割込を受け付ける多重割込処理の実現には配
慮が必要である。この場合一般に、処理ルーチンの先頭
でリターンポインタレジスタの内容をスタックメモリや
汎用レジスタに退避（プッシュ）し、処理ルーチンの末
尾で退避した値を読み出してリターンポインタレジスタ
に格納（ポップ）し、この後、復帰する。しかしこのと
き、以下の期間ではリターンポインタレジスタの値がど
こにも退避されていない状態が生じる（以下、これらの
期間を「危険期間」と呼ぶ）。
込 リターンポインタレジスタが１個の場合、１つの割込処
理中に他の割込を受け付ける多重割込処理の実現には配
慮が必要である。この場合一般に、処理ルーチンの先頭
でリターンポインタレジスタの内容をスタックメモリや
汎用レジスタに退避（プッシュ）し、処理ルーチンの末
尾で退避した値を読み出してリターンポインタレジスタ
に格納（ポップ）し、この後、復帰する。しかしこのと
き、以下の期間ではリターンポインタレジスタの値がど
こにも退避されていない状態が生じる（以下、これらの
期間を「危険期間」と呼ぶ）。
【０００５】（１）割込が発生して戻りアドレスがリタ
ーンポインタレジスタに格納された瞬間〜その値の退避
完了 （２）退避されていた値が再びリターンポインタに格納
された瞬間〜復帰命令の実行完了 仮に、危険期間に新たな割込を受け付ければ、リターン
ポインタレジスタの内容は新たな戻りアドレスによって
更新され、ひとつ前の割込の戻りアドレスが消滅する。
この結果復帰が不可能となり、装置が誤動作する。従っ
て、少なくとも当該期間だけは多重割込の受付を停止す
る必要がある。
ーンポインタレジスタに格納された瞬間〜その値の退避
完了 （２）退避されていた値が再びリターンポインタに格納
された瞬間〜復帰命令の実行完了 仮に、危険期間に新たな割込を受け付ければ、リターン
ポインタレジスタの内容は新たな戻りアドレスによって
更新され、ひとつ前の割込の戻りアドレスが消滅する。
この結果復帰が不可能となり、装置が誤動作する。従っ
て、少なくとも当該期間だけは多重割込の受付を停止す
る必要がある。
【０００６】［３］従来のプロセッサにおける多重割込
の実現 日本電気株式会社のマイクロプロセッサＶ８１０の「ユ
ーザーズマニュアル：Ｖ８１０ ３２ビット・マイクロ
プロセッサμＰＤ７０７３２」（１９９３年９月）の６
７〜６９、１５１、１６２および１６４ページによれ
ば、以下の方法によって多重割込を実現している。
の実現 日本電気株式会社のマイクロプロセッサＶ８１０の「ユ
ーザーズマニュアル：Ｖ８１０ ３２ビット・マイクロ
プロセッサμＰＤ７０７３２」（１９９３年９月）の６
７〜６９、１５１、１６２および１６４ページによれ
ば、以下の方法によって多重割込を実現している。
【０００７】［構成］ （１）ＥＩＰＣレジスタ リターンポインタレジスタである。割込が発生したと
き、復帰すべき現在のＰＣ（プログラムカウンタ）の内
容が退避される。
き、復帰すべき現在のＰＣ（プログラムカウンタ）の内
容が退避される。
【０００８】（２）ＥＰフラグ 上記の危険期間をそれ以外の安全期間と区別する。シス
テムのステータスレジスタの１つであるプログラム・ス
テータス・ワード（ＰＳＷ）内に設けられる。例外事象
（割込も含む）の発生で自動的にセットされ、割込がマ
スクされる。ＥＰフラグが１の間は割込信号が無視され
る。
テムのステータスレジスタの１つであるプログラム・ス
テータス・ワード（ＰＳＷ）内に設けられる。例外事象
（割込も含む）の発生で自動的にセットされ、割込がマ
スクされる。ＥＰフラグが１の間は割込信号が無視され
る。
【０００９】（３）ＥＩＰＳＷレジスタ 割込が発生したとき、現在のＰＳＷの内容の退避先とな
る。
る。
【００１０】［動作］割込を受け付けたとき、ＰＣをＥ
ＩＰＣに、ＰＳＷをＥＩＰＳＷにそれぞれ格納し、ＥＰ
フラグを１にする。割込処理が終われば、復帰命令（Ｒ
ＥＴＩ命令）の実行に伴ってＥＩＰＣの値がＰＣに、Ｅ
ＩＰＳＷの内容がＰＳＷに戻され、ＰＣアドレスにリタ
ーンする。ＥＰの状態はＲＥＴＩ命令の実行によって割
込発生前の状態に戻る。
ＩＰＣに、ＰＳＷをＥＩＰＳＷにそれぞれ格納し、ＥＰ
フラグを１にする。割込処理が終われば、復帰命令（Ｒ
ＥＴＩ命令）の実行に伴ってＥＩＰＣの値がＰＣに、Ｅ
ＩＰＳＷの内容がＰＳＷに戻され、ＰＣアドレスにリタ
ーンする。ＥＰの状態はＲＥＴＩ命令の実行によって割
込発生前の状態に戻る。
【００１１】以上が基本動作であるが、このメカニズム
のみでは割込処理ルーチンの実行中常にＥＰ＝１とな
り、多重割込が許可されない。このため同プロセッサで
は、システムレジスタへのロード命令ＬＤＳＲを備え
る。この命令は種々のシステムレジスタへのデータ書込
のために汎用的に用いられる２レジスタオペランドの命
令であり、第２オペランドとしてＰＳＷレジスタが指定
されたとき、第１オペランドで指定されたレジスタの値
をＰＳＷレジスタに転送する。同プロセッサは多重割込
を許可するために、処理ルーチンに分岐した後、まずＥ
ＩＰＣレジスタの内容を退避する。その後、ＥＰフラグ
を０にするよう、ＬＤＳＲ命令の実行によって所期のデ
ータをＰＳＷレジスタに書き込む。これで再び割込等が
許可状態になる。
のみでは割込処理ルーチンの実行中常にＥＰ＝１とな
り、多重割込が許可されない。このため同プロセッサで
は、システムレジスタへのロード命令ＬＤＳＲを備え
る。この命令は種々のシステムレジスタへのデータ書込
のために汎用的に用いられる２レジスタオペランドの命
令であり、第２オペランドとしてＰＳＷレジスタが指定
されたとき、第１オペランドで指定されたレジスタの値
をＰＳＷレジスタに転送する。同プロセッサは多重割込
を許可するために、処理ルーチンに分岐した後、まずＥ
ＩＰＣレジスタの内容を退避する。その後、ＥＰフラグ
を０にするよう、ＬＤＳＲ命令の実行によって所期のデ
ータをＰＳＷレジスタに書き込む。これで再び割込等が
許可状態になる。
【００１２】一方、復帰の際には、退避していた値をＥ
ＩＰＣレジスタに格納する前に、ＬＤＳＲ命令によって
ＥＰフラグを１に戻す。この結果、プロセッサは割込禁
止状態になる。
ＩＰＣレジスタに格納する前に、ＬＤＳＲ命令によって
ＥＰフラグを１に戻す。この結果、プロセッサは割込禁
止状態になる。
【００１３】このプロセッサ用の割込処理ルーチンの記
述例は以下の通りである。
述例は以下の通りである。
【００１４】 ＳＴＳＲ ＥＩＰＳＷ，ｒ１ （ｒ１←ＥＩＰＳＷ） ＳＴＳＲ ＥＩＰＣ ，ｒ２ （ｒ２←ＥＩＰＣ） ＭＯＶＨＩ ５，ｒ０，ｒ３ （ｒ３←５００００Ｈ） ＬＤＳＲ ｒ３，ＰＳＷ （ＰＳＷ←ｒ３） ： 割込処理本体 ： ＯＲＩ ４０００Ｈ，ｒ０，ｒ３ （ｒ３←４０００Ｈ） ＬＤＳＲ ｒ３，ＰＳＷ （ＰＳＷ←ｒ３） ＬＤＳＲ ｒ１，ＥＩＰＳＷ （ＥＩＰＳＷ←ｒ１） ＬＤＳＲ ｒ２，ＥＩＰＣ （ＥＩＰＣ←ｒ２） ＲＥＴＩ （ＰＣ←ＥＩＰＣ，ＰＳＷ←ＥＩＰＳＷ） このプログラムにおいて、最初の２つの命令でＥＩＰＳ
Ｗ、ＥＩＰＣレジスタの値が汎用レジスタに退避される
（メモリをスタック的に使用して退避する方法もある
が、ここでは説明の便宜上レジスタにしている）。つぎ
に、３番目のＭＯＶＨＩ命令でＰＳＷレジスタに書き込
むべき値が汎用レジスタｒ３に生成される。ＭＯＶＨＩ
命令の記述はこのプロセッサ特有のもので、ｒ０はプロ
セッサ側で常に０と扱い、これを３２ビット中の下位１
６ビットにおき、上位１６ビットに即値「５」が入る。
従って「５００００Ｈ」がレジスタｒ３に格納される。
つづいて、ＬＤＳＲ命令により、この値がＰＳＷに格納
される。同プロセッサでは、ＰＳＷレジスタのビット１
４はＥＰフラグビット、ビット１９〜１６は割込許可レ
ベルであるため、この命令の実行により、ＥＰフラグが
０（割込許可）、その割込許可レベルが５に設定され
る。
Ｗ、ＥＩＰＣレジスタの値が汎用レジスタに退避される
（メモリをスタック的に使用して退避する方法もある
が、ここでは説明の便宜上レジスタにしている）。つぎ
に、３番目のＭＯＶＨＩ命令でＰＳＷレジスタに書き込
むべき値が汎用レジスタｒ３に生成される。ＭＯＶＨＩ
命令の記述はこのプロセッサ特有のもので、ｒ０はプロ
セッサ側で常に０と扱い、これを３２ビット中の下位１
６ビットにおき、上位１６ビットに即値「５」が入る。
従って「５００００Ｈ」がレジスタｒ３に格納される。
つづいて、ＬＤＳＲ命令により、この値がＰＳＷに格納
される。同プロセッサでは、ＰＳＷレジスタのビット１
４はＥＰフラグビット、ビット１９〜１６は割込許可レ
ベルであるため、この命令の実行により、ＥＰフラグが
０（割込許可）、その割込許可レベルが５に設定され
る。
【００１５】一方、割込処理本体の実行後復帰前に、Ｏ
ＲＩ命令によってＰＳＷレジスタに書き込むべき値がレ
ジスタｒ３に生成される。ＯＲＩ命令では、即値「４０
００Ｈ」とｒ０（これも０と決められている）のオアが
レジスタｒ３に格納される。つぎにＬＤＳＲ命令でＰＳ
ＷのＥＰフラグが１にセットされ、再び割込禁止状態と
なる。つづく２つの命令で、ＥＩＰＳＷ、ＥＩＰＣレジ
スタの値が退避先レジスタから転送され、ＲＥＴＩ命令
が実行される。
ＲＩ命令によってＰＳＷレジスタに書き込むべき値がレ
ジスタｒ３に生成される。ＯＲＩ命令では、即値「４０
００Ｈ」とｒ０（これも０と決められている）のオアが
レジスタｒ３に格納される。つぎにＬＤＳＲ命令でＰＳ
ＷのＥＰフラグが１にセットされ、再び割込禁止状態と
なる。つづく２つの命令で、ＥＩＰＳＷ、ＥＩＰＣレジ
スタの値が退避先レジスタから転送され、ＲＥＴＩ命令
が実行される。
【００１６】以上、このプロセッサではＬＤＳＲ命令の
採用によって、多重割込許否の設定を行っている。
採用によって、多重割込許否の設定を行っている。
【００１７】
【発明が解決しようとする課題】上述の従来のプロセッ
サには以下の点で改善の余地が認められる。
サには以下の点で改善の余地が認められる。
【００１８】１．ＥＰフラグの変更だけのためにＬＤＳ
Ｒ命令を用いねばならない。処理ルーチンのプログラム
ステップ数および命令数が増加し、処理時間が長くな
る。プログラムサイズも大きくなる。
Ｒ命令を用いねばならない。処理ルーチンのプログラム
ステップ数および命令数が増加し、処理時間が長くな
る。プログラムサイズも大きくなる。
【００１９】２．ＬＤＳＲ命令はＥＰフラグのみを書き
換える専用命令ではないため、転送すべきデータをＭＯ
ＶＨＩ、ＯＲＩ命令等によって生成しなければならな
い。このため、さらにステップ数と命令数が増加する。
換える専用命令ではないため、転送すべきデータをＭＯ
ＶＨＩ、ＯＲＩ命令等によって生成しなければならな
い。このため、さらにステップ数と命令数が増加する。
【００２０】３．ＰＳＷレジスタには、割込処理と関連
のない演算フラグなども格納されている。これらのフラ
グのうち、書換を要する部分のみを書き換えるために、
マスク演算等プログラム例で示さなかった命令ステップ
の追加が必要となる。
のない演算フラグなども格納されている。これらのフラ
グのうち、書換を要する部分のみを書き換えるために、
マスク演算等プログラム例で示さなかった命令ステップ
の追加が必要となる。
【００２１】４．同様の理由で、演算フラグ等を保存す
る必要がある場合、そのビット位置等を考慮してプログ
ラミングを行なわねばならない。プログラミングが煩わ
しく、ミスも生じ易くなる。
る必要がある場合、そのビット位置等を考慮してプログ
ラミングを行なわねばならない。プログラミングが煩わ
しく、ミスも生じ易くなる。
【００２２】５．安全期間に入った後も、ＬＤＳＲ命令
の実行完了まで割込等の許可が待たされる。このため、
急を要する外部割込信号が無用に待たされる恐れがあ
る。
の実行完了まで割込等の許可が待たされる。このため、
急を要する外部割込信号が無用に待たされる恐れがあ
る。
【００２３】［目的］本発明は上記課題に鑑みでなされ
たものであり、その目的は、処理ルーチンのプログラム
サイズの縮小、処理時間の短縮、および割込処理等の応
答時間短縮を実現するプログラム実行方法および装置の
提供にある。
たものであり、その目的は、処理ルーチンのプログラム
サイズの縮小、処理時間の短縮、および割込処理等の応
答時間短縮を実現するプログラム実行方法および装置の
提供にある。
【００２４】
（１）本発明のプログラム実行方法は、通常処理中に特
定事象処理の要求を受け付け、特定事象処理の要求が発
生したとき一旦それ以上の特定事象処理の要求の受付を
禁止するとともに、通常処理に戻る際の戻りアドレスを
アドレス保持手段に格納して特定事象処理ルーチンに移
行し、該ルーチンにおいて前記アドレス保持手段に格納
された戻りアドレスをアドレス退避手段に退避し、前記
要求の受付を再度許可するための環境を準備する命令を
実行したとき前記要求の受付を自動的に許可する。
定事象処理の要求を受け付け、特定事象処理の要求が発
生したとき一旦それ以上の特定事象処理の要求の受付を
禁止するとともに、通常処理に戻る際の戻りアドレスを
アドレス保持手段に格納して特定事象処理ルーチンに移
行し、該ルーチンにおいて前記アドレス保持手段に格納
された戻りアドレスをアドレス退避手段に退避し、前記
要求の受付を再度許可するための環境を準備する命令を
実行したとき前記要求の受付を自動的に許可する。
【００２５】ここで「通常処理」とは、例えばプログラ
ムのメインルーチンによる処理をいう。「特定事象処
理」とは、通常処理から分岐して実行されるもので、例
えばサブルーチンや割り込みハンドラや例外ハンドラに
よる処理をいう。「特定事象」とは、例えばプロセッサ
における割込や例外をいうが、戻りアドレスを格納した
上で通常処理を中断して処理される事象すべてを含む概
念である。「アドレス保持手段」の例に、前述のリター
ンポインタレジスタがある。「アドレス退避手段」は、
例えば多重割込を許可するために、リターンポインタレ
ジスタの内容を退避するもので、スタックメモリ、汎用
レジスタ等がある。「環境を準備する命令」は、明示的
な要求受付許可命令、例えばイネーブル・インタラプト
命令を含まず、文字どおり準備を目的とする命令を指
す。
ムのメインルーチンによる処理をいう。「特定事象処
理」とは、通常処理から分岐して実行されるもので、例
えばサブルーチンや割り込みハンドラや例外ハンドラに
よる処理をいう。「特定事象」とは、例えばプロセッサ
における割込や例外をいうが、戻りアドレスを格納した
上で通常処理を中断して処理される事象すべてを含む概
念である。「アドレス保持手段」の例に、前述のリター
ンポインタレジスタがある。「アドレス退避手段」は、
例えば多重割込を許可するために、リターンポインタレ
ジスタの内容を退避するもので、スタックメモリ、汎用
レジスタ等がある。「環境を準備する命令」は、明示的
な要求受付許可命令、例えばイネーブル・インタラプト
命令を含まず、文字どおり準備を目的とする命令を指
す。
【００２６】（２）（１）の方法のある態様では、前記
環境を準備する命令は割込受付優先レベル設定命令であ
る。割込受付優先レベルを変更する場合は、新たな割込
の発生を認める状態にあるとみなし、割込の受付を再開
する。
環境を準備する命令は割込受付優先レベル設定命令であ
る。割込受付優先レベルを変更する場合は、新たな割込
の発生を認める状態にあるとみなし、割込の受付を再開
する。
【００２７】（３）本発明の別の態様では、特定事象処
理ルーチンに入った後、そのルーチンにおいて前記アド
レス保持手段に格納された戻りアドレスをアドレス退避
手段に退避し、前記要求の受付を再度許可するとともに
所期の特定事象処理を行い、特定事象処理が終了して通
常処理へ復帰する際、復帰のための環境を準備する命令
を実行したとき前記要求の受付を自動的に禁止する。
「環境を準備する命令」は、明示的な要求受付禁止命
令、例えばディセーブル・インタラプト命令を含まず、
文字どおり準備を目的とする命令を指す。復帰の準備が
開始されると、アドレス退避手段からアドレス保持手段
に戻りアドレスが戻される。ここで再度の要求受付があ
れば、アドレス保持手段の内容が破壊されるため、これ
を予防するのである。
理ルーチンに入った後、そのルーチンにおいて前記アド
レス保持手段に格納された戻りアドレスをアドレス退避
手段に退避し、前記要求の受付を再度許可するとともに
所期の特定事象処理を行い、特定事象処理が終了して通
常処理へ復帰する際、復帰のための環境を準備する命令
を実行したとき前記要求の受付を自動的に禁止する。
「環境を準備する命令」は、明示的な要求受付禁止命
令、例えばディセーブル・インタラプト命令を含まず、
文字どおり準備を目的とする命令を指す。復帰の準備が
開始されると、アドレス退避手段からアドレス保持手段
に戻りアドレスが戻される。ここで再度の要求受付があ
れば、アドレス保持手段の内容が破壊されるため、これ
を予防するのである。
【００２８】（４）この発明のある態様では、前記環境
を準備する命令は、戻りアドレスをアドレス退避手段か
ら読み出してアドレス保持手段に格納する命令自体であ
る。この命令の実行後は戻りアドレスの書換を回避する
ためである。
を準備する命令は、戻りアドレスをアドレス退避手段か
ら読み出してアドレス保持手段に格納する命令自体であ
る。この命令の実行後は戻りアドレスの書換を回避する
ためである。
【００２９】（５）一方、本発明のプログラム実行装置
のある態様は、特定事象処理要求の受付許否を設定する
設定手段を有し、割込受付優先レベル設定命令が実行さ
れたとき、それ以前の設定状況に関係なく自動的に前記
受付を許可する。（２）同様の理由による。
のある態様は、特定事象処理要求の受付許否を設定する
設定手段を有し、割込受付優先レベル設定命令が実行さ
れたとき、それ以前の設定状況に関係なく自動的に前記
受付を許可する。（２）同様の理由による。
【００３０】（６）別の態様では、前記設定手段、アド
レス保持手段、アドレス退避手段を有し、戻りアドレス
がアドレス退避手段から読み出されてアドレス保持手段
に格納されたとき、それ以前の設定状況に関係なく自動
的に前記受付を禁止する。（４）同様の理由による。
レス保持手段、アドレス退避手段を有し、戻りアドレス
がアドレス退避手段から読み出されてアドレス保持手段
に格納されたとき、それ以前の設定状況に関係なく自動
的に前記受付を禁止する。（４）同様の理由による。
【００３１】（７）さらに別の態様では、設定手段、ア
ドレス保持手段、アドレス退避手段を持ち、（１）同様
の処理を行う。
ドレス保持手段、アドレス退避手段を持ち、（１）同様
の処理を行う。
【００３２】（８）このとき、環境を準備する命令は、
割込受付優先レベル設定命令である。 （９）さらに別の態様では、設定手段、アドレス保持手
段、アドレス退避手段を持ち、（３）同様の処理を行
う。
割込受付優先レベル設定命令である。 （９）さらに別の態様では、設定手段、アドレス保持手
段、アドレス退避手段を持ち、（３）同様の処理を行
う。
【００３３】（１０）このとき、環境を準備する命令
は、戻りアドレスをアドレス退避手段から読み出してア
ドレス保持手段に格納する命令である。
は、戻りアドレスをアドレス退避手段から読み出してア
ドレス保持手段に格納する命令である。
【００３４】（１１）本発明の装置のある態様では、
（５）〜（１０）の設定手段が特定事象処理要求の受付
許否をソウトウエア的に設定することの可能なフラグビ
ットである。
（５）〜（１０）の設定手段が特定事象処理要求の受付
許否をソウトウエア的に設定することの可能なフラグビ
ットである。
【００３５】（１２）本発明の装置の別の態様では、ア
ドレス保持手段、アドレス退避手段、およびアドレス保
持手段の保持内容の更新が容認される更新許可状態およ
び容認されない更新禁止状態を分別する状態分別手段を
含む。このとき、更新禁止状態にある該装置が割込受付
優先レベル設定命令を実行したとき、該装置は更新許可
状態に移行する。
ドレス保持手段、アドレス退避手段、およびアドレス保
持手段の保持内容の更新が容認される更新許可状態およ
び容認されない更新禁止状態を分別する状態分別手段を
含む。このとき、更新禁止状態にある該装置が割込受付
優先レベル設定命令を実行したとき、該装置は更新許可
状態に移行する。
【００３６】（１３）このとき別の態様として、該装置
が更新許可状態にあるとき前記アドレス保持手段に対す
る戻りアドレスの格納が発生すれば、該装置は更新禁止
状態に移行する。この時点で再度の要求受付があれば、
戻りアドレスが更新されてしまうためである。
が更新許可状態にあるとき前記アドレス保持手段に対す
る戻りアドレスの格納が発生すれば、該装置は更新禁止
状態に移行する。この時点で再度の要求受付があれば、
戻りアドレスが更新されてしまうためである。
【００３７】（１４）本発明のある態様では、前記状態
分別手段は、ソウトウエア的に設定可能なフラグビット
であり、このビットの明示的または自動的な書換によ
り、該装置は前記更新許可状態と更新禁止状態の間で状
態遷移を起こす。「明示的な書換」とは、プログラム上
でフラグビット自体を書き換える命令を記述して行われ
る。「自動的な書換」は、明示的な命令を伴わない書換
を指す。例えば特定事象処理ルーチンに入るとき、ハー
ドウエアが自主的に書き換える場合がこれに当たる。
（１５）このときさらに、このフラグビットをデータ転
送命令によってアクセスすることが可能な状態レジスタ
内に設け、該レジスタへのデータ転送命令が実行された
ときであっても該フラグビットの書換を禁止する構成と
してもよい。
分別手段は、ソウトウエア的に設定可能なフラグビット
であり、このビットの明示的または自動的な書換によ
り、該装置は前記更新許可状態と更新禁止状態の間で状
態遷移を起こす。「明示的な書換」とは、プログラム上
でフラグビット自体を書き換える命令を記述して行われ
る。「自動的な書換」は、明示的な命令を伴わない書換
を指す。例えば特定事象処理ルーチンに入るとき、ハー
ドウエアが自主的に書き換える場合がこれに当たる。
（１５）このときさらに、このフラグビットをデータ転
送命令によってアクセスすることが可能な状態レジスタ
内に設け、該レジスタへのデータ転送命令が実行された
ときであっても該フラグビットの書換を禁止する構成と
してもよい。
【００３８】
【発明の実施の形態】本発明のプログラム実行装置の実
施形態を説明する。この説明により、本発明のプログラ
ム実行方法も明らかになる。図１は本実施形態に係るプ
ログラム実行装置の全体構成図である。本実施形態で
は、装置はマイクロプロセッサの形態をとる。
施形態を説明する。この説明により、本発明のプログラ
ム実行方法も明らかになる。図１は本実施形態に係るプ
ログラム実行装置の全体構成図である。本実施形態で
は、装置はマイクロプロセッサの形態をとる。
【００３９】［１］全体の構成と動作 図１において、プログラムメモリ１には命令が格納さ
れ、命令フェッチ部２はプログラムメモリ１からデータ
転送命令（ロード命令、ストア命令）や演算命令などの
命令を順次フェッチし、得られた命令を命令デコード／
命令実行制御部３に渡す。同時に命令フェッチアドレス
がＰＣ（プログラムカウンタ）４に格納される。ＰＣは
１命令をフェッチする毎にインクリメントされていく。
れ、命令フェッチ部２はプログラムメモリ１からデータ
転送命令（ロード命令、ストア命令）や演算命令などの
命令を順次フェッチし、得られた命令を命令デコード／
命令実行制御部３に渡す。同時に命令フェッチアドレス
がＰＣ（プログラムカウンタ）４に格納される。ＰＣは
１命令をフェッチする毎にインクリメントされていく。
【００４０】ＲＰ（リターンポインタ）５にはサブルー
チンからの復帰アドレスが、ＥＲＰ（割込／例外リター
ンポインタ）６には割込処理や例外処理からの復帰アド
レスが、それぞれＰＣ４から転送され格納される。分岐
アドレスは、ＰＣ、ＲＰ、ＥＲＰ、および命令デコード
によって生成される分岐アドレスの中から選択され、こ
の分岐アドレスが次の命令アドレスおよびＰＣの値とな
る。
チンからの復帰アドレスが、ＥＲＰ（割込／例外リター
ンポインタ）６には割込処理や例外処理からの復帰アド
レスが、それぞれＰＣ４から転送され格納される。分岐
アドレスは、ＰＣ、ＲＰ、ＥＲＰ、および命令デコード
によって生成される分岐アドレスの中から選択され、こ
の分岐アドレスが次の命令アドレスおよびＰＣの値とな
る。
【００４１】命令デコード／命令実行制御部３では、命
令コードを命令の種類にしたがってフィールドに分割
し、処理すべき演算の種類を示すオペレーション、命令
コード内に埋め込まれたオペランドである即値オペラン
ド、ソースレジスタ番号、ディスティネーションレジス
タ番号などを抽出する。次に汎用レジスタ７からソース
レジスタで指定されたレジスタの内容が読み出される。
令コードを命令の種類にしたがってフィールドに分割
し、処理すべき演算の種類を示すオペレーション、命令
コード内に埋め込まれたオペランドである即値オペラン
ド、ソースレジスタ番号、ディスティネーションレジス
タ番号などを抽出する。次に汎用レジスタ７からソース
レジスタで指定されたレジスタの内容が読み出される。
【００４２】オペレーションが加減算などの演算命令を
示していれば、得られたソースオペランドとオペレーシ
ョンに従い、３２ビットＡＬＵ８で演算が行なわれる。
演算結果はレジスタ書込部９を介して、汎用レジスタ７
のうちディスティネーションレジスタ番号で示されるレ
ジスタに書き戻される。オペレーションがシフト演算命
令を示していれば、得られたソースオペランドとオペレ
ーションに従い、３２ビットバレルシフタ１０でシフト
演算が行なわれる。オペレーションがメモリへのストア
命令を示している場合は、ＡＬＵ８によって生成される
データアドレスを用い、メモリアクセス部１１を介し
て、データメモリ１２に汎用レジスタ７から読み出され
たデータが書き込まれる。逆に、オペレーションがメモ
リからのロード命令を示している場合は、ＡＬＵ８によ
って生成されるデータアドレスを用いてデータメモリ１
２の内容を読み出し、汎用レジスタ７のうち、命令によ
って指定されたレジスタに書き込む。
示していれば、得られたソースオペランドとオペレーシ
ョンに従い、３２ビットＡＬＵ８で演算が行なわれる。
演算結果はレジスタ書込部９を介して、汎用レジスタ７
のうちディスティネーションレジスタ番号で示されるレ
ジスタに書き戻される。オペレーションがシフト演算命
令を示していれば、得られたソースオペランドとオペレ
ーションに従い、３２ビットバレルシフタ１０でシフト
演算が行なわれる。オペレーションがメモリへのストア
命令を示している場合は、ＡＬＵ８によって生成される
データアドレスを用い、メモリアクセス部１１を介し
て、データメモリ１２に汎用レジスタ７から読み出され
たデータが書き込まれる。逆に、オペレーションがメモ
リからのロード命令を示している場合は、ＡＬＵ８によ
って生成されるデータアドレスを用いてデータメモリ１
２の内容を読み出し、汎用レジスタ７のうち、命令によ
って指定されたレジスタに書き込む。
【００４３】割込／例外制御部１３は、外部からの割込
信号（ＩＮＴ）、および割込優先レベル（ＬＥＶＥＬ）
を入力し、状態レジスタ（ＳＴＡＴ）１４の内容と、命
令デコード／命令実行制御部３の状態に応じて所定の割
込／例外制御を行なう。
信号（ＩＮＴ）、および割込優先レベル（ＬＥＶＥＬ）
を入力し、状態レジスタ（ＳＴＡＴ）１４の内容と、命
令デコード／命令実行制御部３の状態に応じて所定の割
込／例外制御を行なう。
【００４４】図２は状態レジスタ１４の構成例を示す図
である。同図中、ＩＥは割込許可レベルであり、０〜１
５の値をとる。本装置は外部から入力されたＬＥＶＥＬ
とこのＩＥの値を比較し、割込を受け付けるかどうかを
決める。図５は割込受付可否を決定する方法を示す図で
ある。割込／例外制御部１３において同図に示す判定を
行う。ＮＭＩはノンマスカブル割込を指す。
である。同図中、ＩＥは割込許可レベルであり、０〜１
５の値をとる。本装置は外部から入力されたＬＥＶＥＬ
とこのＩＥの値を比較し、割込を受け付けるかどうかを
決める。図５は割込受付可否を決定する方法を示す図で
ある。割込／例外制御部１３において同図に示す判定を
行う。ＮＭＩはノンマスカブル割込を指す。
【００４５】図２のＥＡ（Exception Acceptable）は例
外処理状態フラグである。このフラグは、割込処理等の
要求を受け付けるとき「１」、受け付けないとき「０」
となる。「１」「０」はそれぞれ、安全期間、危険期間
に対応する。なお、状態レジスタ１４には、５ビットの
演算フラグも記憶される。
外処理状態フラグである。このフラグは、割込処理等の
要求を受け付けるとき「１」、受け付けないとき「０」
となる。「１」「０」はそれぞれ、安全期間、危険期間
に対応する。なお、状態レジスタ１４には、５ビットの
演算フラグも記憶される。
【００４６】図６は割込／例外制御部１３で検出する割
込等の種類、およびそれらに対応する分岐アドレス（ハ
ンドラアドレス）の関係を示す図である。種類は大まか
に以下の通りである。
込等の種類、およびそれらに対応する分岐アドレス（ハ
ンドラアドレス）の関係を示す図である。種類は大まか
に以下の通りである。
【００４７】１．リセット 外部からのリセット信号に応じ、すべての内部状態を初
期化する。「００００００Ｈ」から処理が開始される。
期化する。「００００００Ｈ」から処理が開始される。
【００４８】２．外部割込（１６レベル） ＮＭＩを含めて最大１６レベルの外部割込信号に応答
し、特定アドレスに分岐する。各特定アドレスからさら
に各処理ルーチンに分岐していく。
し、特定アドレスに分岐する。各特定アドレスからさら
に各処理ルーチンに分岐していく。
【００４９】３．データアドレスエラー例外 ハーフワード（１６ビット）データをハーフワード境界
以外（奇数アドレス）からアクセスしたり、ワード（３
２ビット）データをワード境界以外からアクセスした場
合など、データアクセスの矛盾を検出し、特定アドレス
に分岐する。
以外（奇数アドレス）からアクセスしたり、ワード（３
２ビット）データをワード境界以外からアクセスした場
合など、データアクセスの矛盾を検出し、特定アドレス
に分岐する。
【００５０】４．データバスエラー例外 データアクセスの際に、周辺モジュールからコアに向け
てバスエラー信号が発せられると例外を検出し、特定ア
ドレスに分岐する。
てバスエラー信号が発せられると例外を検出し、特定ア
ドレスに分岐する。
【００５１】５．命令バスエラー例外 命令フェッチの際に、周辺モジュールからコアに向けて
バスエラー信号が発せられると例外を検出し、特定のア
ドレスに分岐する。
バスエラー信号が発せられると例外を検出し、特定のア
ドレスに分岐する。
【００５２】６．２重例外 割込処理等の危険期間において、アドレスエラー、バス
エラーなどが発生したとき、２重例外とみなし、通常の
エラーの場合とは別の特定アドレスに分岐する。
エラーなどが発生したとき、２重例外とみなし、通常の
エラーの場合とは別の特定アドレスに分岐する。
【００５３】［２］割込処理 図３、４は本装置による割込等の処理手順を示すフロー
チャート図である。図３はリセット、例外、割込のいず
れかが発生したときの処理の流れを示し、図４は命令デ
コード／命令実行制御部３において特定の命令が検出さ
れた場合の処理の流れを示す。
チャート図である。図３はリセット、例外、割込のいず
れかが発生したときの処理の流れを示し、図４は命令デ
コード／命令実行制御部３において特定の命令が検出さ
れた場合の処理の流れを示す。
【００５４】図３に示すように、まずリセットが発生し
た場合（Ｓ１）、ＥＡフラグは自動的に０にクリアさ
れ、ＰＣの値は０となり、０番地に移行する（Ｓ２）。
た場合（Ｓ１）、ＥＡフラグは自動的に０にクリアさ
れ、ＰＣの値は０となり、０番地に移行する（Ｓ２）。
【００５５】例外が発生した場合（Ｓ３）、ＥＡ＝１で
あれば（Ｓ４のＹ）、例外処理からの戻りアドレスを示
すＰＣの値をＥＲＰに格納するとともにＥＡフラグを自
動的にクリアし（Ｓ５）、所定の例外ハンドラアドレス
に分岐する（Ｓ６）。例外が発生したとき、もしＥＡ＝
０であれば（Ｓ４のＮ）２重例外と判定し、他の例外処
理とは別のアドレスに分岐する（Ｓ７、８）。
あれば（Ｓ４のＹ）、例外処理からの戻りアドレスを示
すＰＣの値をＥＲＰに格納するとともにＥＡフラグを自
動的にクリアし（Ｓ５）、所定の例外ハンドラアドレス
に分岐する（Ｓ６）。例外が発生したとき、もしＥＡ＝
０であれば（Ｓ４のＮ）２重例外と判定し、他の例外処
理とは別のアドレスに分岐する（Ｓ７、８）。
【００５６】一方、割込が発生した場合、ＥＡ＝１（Ｓ
９のＹ）かつＬＥＶＥＬ≦ＩＥ（Ｓ１０のＹ）であれば
割込を受け付け、そうでなければ割込を無視する。割込
が受け付けられると、割込処理からの戻りアドレスを示
すＰＣの値をＥＲＰに格納するとともにＥＡフラグをク
リアする（Ｓ１１）。これで割込の受付を一旦禁止す
る。ＥＲＰへの格納が完了した瞬間に危険期間に入るた
めである。この後、所定の割込ハンドラアドレスに分岐
する（Ｓ１２）。
９のＹ）かつＬＥＶＥＬ≦ＩＥ（Ｓ１０のＹ）であれば
割込を受け付け、そうでなければ割込を無視する。割込
が受け付けられると、割込処理からの戻りアドレスを示
すＰＣの値をＥＲＰに格納するとともにＥＡフラグをク
リアする（Ｓ１１）。これで割込の受付を一旦禁止す
る。ＥＲＰへの格納が完了した瞬間に危険期間に入るた
めである。この後、所定の割込ハンドラアドレスに分岐
する（Ｓ１２）。
【００５７】装置がハンドラアドレスを介して割込処理
ルーチンに移行した後の命令検出動作を適宜図４を用い
て説明する。まずこのルーチンの先頭付近で、多重割込
の要求受付を再度許可すべく、ＥＲＰに格納された戻り
アドレスがスタックメモリや汎用レジスタなどに退避さ
れる（図示せず）。退避が完了した瞬間に安全期間に入
る。
ルーチンに移行した後の命令検出動作を適宜図４を用い
て説明する。まずこのルーチンの先頭付近で、多重割込
の要求受付を再度許可すべく、ＥＲＰに格納された戻り
アドレスがスタックメモリや汎用レジスタなどに退避さ
れる（図示せず）。退避が完了した瞬間に安全期間に入
る。
【００５８】この後、ＩＥを更新する命令を検出したと
き（Ｓ２０のＹ）、その命令を実行するとともにＥＡフ
ラグを自動的に１に変化させ（Ｓ２１）、割込の受付を
許可する。通常このＩＥ更新命令は割込処理ルーチンの
先頭付近で実行される。これは、そのルーチンに入った
後、現在サービス中の割込優先レベルよりも高い優先レ
ベルを持つ割込のみを多重割込処理の対象とするための
措置である。
き（Ｓ２０のＹ）、その命令を実行するとともにＥＡフ
ラグを自動的に１に変化させ（Ｓ２１）、割込の受付を
許可する。通常このＩＥ更新命令は割込処理ルーチンの
先頭付近で実行される。これは、そのルーチンに入った
後、現在サービス中の割込優先レベルよりも高い優先レ
ベルを持つ割込のみを多重割込処理の対象とするための
措置である。
【００５９】多重割込を許可する条件下、装置は実際に
割込処理を行う。処理が終了すると装置は通常処理に復
帰するが、この前に復帰のための環境を準備する命令を
実行する。すなわち、多重割込のためにスタックメモリ
等に退避されていた戻りアドレスが読み出され、これが
再度ＥＲＰへ格納される。ここで再び危険期間に入る。
本実施形態では、ＥＲＰへのデータ転送命令を検出した
とき（Ｓ２２のＹ）、その命令を実行するとともにＥＡ
フラグを自動的に０に設定する（Ｓ２３）。この結果、
装置は再び割込受付禁止状態に移行する。
割込処理を行う。処理が終了すると装置は通常処理に復
帰するが、この前に復帰のための環境を準備する命令を
実行する。すなわち、多重割込のためにスタックメモリ
等に退避されていた戻りアドレスが読み出され、これが
再度ＥＲＰへ格納される。ここで再び危険期間に入る。
本実施形態では、ＥＲＰへのデータ転送命令を検出した
とき（Ｓ２２のＹ）、その命令を実行するとともにＥＡ
フラグを自動的に０に設定する（Ｓ２３）。この結果、
装置は再び割込受付禁止状態に移行する。
【００６０】一方、危険期間は復帰完了の瞬間に終了す
るため、本実施形態では割込処理からの復帰命令ＲＥＴ
Ｉを検出したとき（Ｓ２４）、ＥＡフラグを自動的に１
に設定する（Ｓ２５）。ここで割込の受付を許可し、こ
のルーチンから復帰する。
るため、本実施形態では割込処理からの復帰命令ＲＥＴ
Ｉを検出したとき（Ｓ２４）、ＥＡフラグを自動的に１
に設定する（Ｓ２５）。ここで割込の受付を許可し、こ
のルーチンから復帰する。
【００６１】［３］プログラム例 図７は本装置が実行する割込処理ルーチンのプログラム
例を示す図である。同図中、実線が危険期間、破線が安
全期間をそれぞれ表す。
例を示す図である。同図中、実線が危険期間、破線が安
全期間をそれぞれ表す。
【００６２】１．割込処理への移行 割込要求が受け付けられた瞬間から危険期間が始まって
いる。処理ルーチンに入ると、まず最初のＭＯＶＳ命令
でＥＲＰの値を汎用レジスタＲ２に退避する。この命令
の完了とともに、安全期間に入る。次のＳＥＴＰＲ（se
t priority）命令（ＩＥの更新命令）でＥＡフラグは自
動的に１となり、多重割込が許可される。本装置のハー
ドウエアは、ＳＥＴＰＲ命令の実行時にＥＡフラグをセ
ットするよう、既存の手法を用いて設計される。
いる。処理ルーチンに入ると、まず最初のＭＯＶＳ命令
でＥＲＰの値を汎用レジスタＲ２に退避する。この命令
の完了とともに、安全期間に入る。次のＳＥＴＰＲ（se
t priority）命令（ＩＥの更新命令）でＥＡフラグは自
動的に１となり、多重割込が許可される。本装置のハー
ドウエアは、ＳＥＴＰＲ命令の実行時にＥＡフラグをセ
ットするよう、既存の手法を用いて設計される。
【００６３】２．割込処理からの復帰 Ｒ２に退避していた値をＥＲＰに転送するデータ転送命
令ＭＯＶＳの実行により、ＥＡフラグは自動的に０とな
る。ＭＯＶＳ命令のディスティネーションレジスタにＥ
ＲＰが指定されたとき、この命令の実行時にＥＡフラグ
のリセットを実行するようハードウエアを設計してお
く。ＥＡフラグがリセットされた瞬間から危険期間に入
り、割込要求の受付が禁止される。最後のＲＥＴＩ命令
の実行により、ＥＲＰの値がＰＣにセットされると同時
にＥＡフラグは１に戻る。ここで安全期間に戻り、割込
の受付が再び許可される。
令ＭＯＶＳの実行により、ＥＡフラグは自動的に０とな
る。ＭＯＶＳ命令のディスティネーションレジスタにＥ
ＲＰが指定されたとき、この命令の実行時にＥＡフラグ
のリセットを実行するようハードウエアを設計してお
く。ＥＡフラグがリセットされた瞬間から危険期間に入
り、割込要求の受付が禁止される。最後のＲＥＴＩ命令
の実行により、ＥＲＰの値がＰＣにセットされると同時
にＥＡフラグは１に戻る。ここで安全期間に戻り、割込
の受付が再び許可される。
【００６４】以上が本実施形態の概要である。なお、本
実施形態については以下の改良または変形が可能であ
る。
実施形態については以下の改良または変形が可能であ
る。
【００６５】（１）図７ではＳＥＴＰＲ命令によってＥ
Ａフラグを１に戻した。しかし実際には、同図の最初の
ＭＯＶＳ命令の完了時点で危険期間は終了しているた
め、この命令の完了とともに自動的にフラグを操作して
もよい。ただしこの場合、退避先の種類（スタックメモ
リ、汎用レジスタ、プロセッサ外の汎用メモリ等）によ
って退避完了時間が異なるため、ＥＡフラグの操作をあ
る程度遅らせるなどの考慮をなすべきである。
Ａフラグを１に戻した。しかし実際には、同図の最初の
ＭＯＶＳ命令の完了時点で危険期間は終了しているた
め、この命令の完了とともに自動的にフラグを操作して
もよい。ただしこの場合、退避先の種類（スタックメモ
リ、汎用レジスタ、プロセッサ外の汎用メモリ等）によ
って退避完了時間が異なるため、ＥＡフラグの操作をあ
る程度遅らせるなどの考慮をなすべきである。
【００６６】（２）同様に、本実施形態では多重割込許
可の準備にＳＥＴＰＲ命令を明示的に用いたが、これを
暗黙的に行ってもよい。すなわち、現在のＩＥが例えば
１０のとき、この処理ルーチンに入って一定時間が経過
したとき、ＩＥを自動的に９に変更するようハードウエ
アを設計してもよい。この場合、ＩＥの自動変更が完了
したときにＥＡのセットを行うものとする。
可の準備にＳＥＴＰＲ命令を明示的に用いたが、これを
暗黙的に行ってもよい。すなわち、現在のＩＥが例えば
１０のとき、この処理ルーチンに入って一定時間が経過
したとき、ＩＥを自動的に９に変更するようハードウエ
アを設計してもよい。この場合、ＩＥの自動変更が完了
したときにＥＡのセットを行うものとする。
【００６７】（３）図７では、ＥＲＰへのデータ転送命
令ＭＯＶＳによってＥＡフラグをリセットしたが、これ
は当然ながらＭＯＶＳに限る必要はない。結果的にＥＲ
Ｐへのデータ転送を実現する命令であれば、例えばＯＲ
命令等を用いても何等差し支えはない。
令ＭＯＶＳによってＥＡフラグをリセットしたが、これ
は当然ながらＭＯＶＳに限る必要はない。結果的にＥＲ
Ｐへのデータ転送を実現する命令であれば、例えばＯＲ
命令等を用いても何等差し支えはない。
【００６８】（４）本実施形態ではＥＡフラグを状態レ
ジスタ（ＳＴＡＴ）内に設けた。このフラグはリード、
ライトともに可能に設計してもよいが、リードのみ可能
なビットとして設計してもよい。状態レジスタ（ＳＴＡ
Ｔ）内には割込等に関係のない演算フラグ等も存在する
ため、演算フラグの操作時にＥＡフラグを誤って書き換
えないための措置である。
ジスタ（ＳＴＡＴ）内に設けた。このフラグはリード、
ライトともに可能に設計してもよいが、リードのみ可能
なビットとして設計してもよい。状態レジスタ（ＳＴＡ
Ｔ）内には割込等に関係のない演算フラグ等も存在する
ため、演算フラグの操作時にＥＡフラグを誤って書き換
えないための措置である。
【００６９】
【発明の効果】本発明のプログラム実行方法および装置
によれば、ＥＡフラグの操作が自動的に実行されるた
め、従来のように別途ＬＤＳＲ命令等を用いる必要がな
い。このためプログラムステップ数、命令数が減り、処
理時間も短くなる。プログラムサイズも小さくなる。危
険期間で戻りアドレスが破壊されるおそれもなく、効果
的に多重割込を実現することができる。
によれば、ＥＡフラグの操作が自動的に実行されるた
め、従来のように別途ＬＤＳＲ命令等を用いる必要がな
い。このためプログラムステップ数、命令数が減り、処
理時間も短くなる。プログラムサイズも小さくなる。危
険期間で戻りアドレスが破壊されるおそれもなく、効果
的に多重割込を実現することができる。
【００７０】また、フラグの操作にＬＤＳＲ命令等を使
用する必要がないため、フラグ位置を考慮してＥＲＰに
転送すべきデータを生成する必要がない。このためマス
ク演算等も不要となり、プログラミングミスも減る。
用する必要がないため、フラグ位置を考慮してＥＲＰに
転送すべきデータを生成する必要がない。このためマス
ク演算等も不要となり、プログラミングミスも減る。
【００７１】さらに、ＥＡフラグの操作を最適のタイミ
ングでハードウエアによって実行するため、急を要する
外部割込信号が無用に待たされる恐れもなくなる。
ングでハードウエアによって実行するため、急を要する
外部割込信号が無用に待たされる恐れもなくなる。
【図１】 実施形態に係るプログラム実行装置の全体構
成図である。
成図である。
【図２】 状態レジスタ（ＳＴＡＴ）１４の構成例を示
す図である。
す図である。
【図３】 本装置による割込等の処理手順を示すフロー
チャート図である。
チャート図である。
【図４】 本装置による割込等の処理手順を示すフロー
チャート図である。
チャート図である。
【図５】 割込受付可否を決定する方法を示す図であ
る。
る。
【図６】 割込／例外制御部１３で検出する割込等の種
類、およびそれらに対応する分岐アドレス（ハンドラア
ドレス）の関係を示す図である。
類、およびそれらに対応する分岐アドレス（ハンドラア
ドレス）の関係を示す図である。
【図７】 本装置が実行する割込処理ルーチンのプログ
ラム例を示す図である。
ラム例を示す図である。
１ プログラムメモリ、２ 命令フェッチ部、３ 命令
デコード／命令実行制御部、４ ＰＣ（プログラムカウ
ンタ）、５ ＲＰ（リターンポインタ）、６ＥＲＰ（割
込／例外リターンポインタ）、７ 汎用レジスタ、８
３２ビットＡＬＵ、９ レジスタ書込部、１０ ３２ビ
ットバレルシフタ、１１ メモリアクセス部、１２ デ
ータメモリ、１３ 割込／例外制御部、１４ 状態レジ
スタ（ＳＴＡＴ）。
デコード／命令実行制御部、４ ＰＣ（プログラムカウ
ンタ）、５ ＲＰ（リターンポインタ）、６ＥＲＰ（割
込／例外リターンポインタ）、７ 汎用レジスタ、８
３２ビットＡＬＵ、９ レジスタ書込部、１０ ３２ビ
ットバレルシフタ、１１ メモリアクセス部、１２ デ
ータメモリ、１３ 割込／例外制御部、１４ 状態レジ
スタ（ＳＴＡＴ）。
Claims (15)
- 【請求項１】 通常処理の他に、プログラム実行装置内
外からの処理要求に応じて特定事象の処理を行うプログ
ラム実行方法であり、 通常処理中に特定事象処理の要求を受け付け、 特定事象処理の要求が発生したとき、一旦それ以上の特
定事象処理の要求の受付を禁止するとともに、通常処理
に戻る際の戻りアドレスをアドレス保持手段に格納して
特定事象処理ルーチンに移行し、 該ルーチンにおいて前記アドレス保持手段に格納された
戻りアドレスをアドレス退避手段に退避し、 前記要求の受付を再度許可するための環境を準備する命
令を実行したとき前記要求の受付を自動的に許可するこ
とを特徴とするプログラム実行方法。 - 【請求項２】 前記環境を準備する命令は、割込受付優
先レベル設定命令である請求項１に記載のプログラム実
行方法。 - 【請求項３】 通常処理の他に、プログラム実行装置内
外からの処理要求に応じて特定事象の処理を行うプログ
ラム実行方法であり、 通常処理中に特定事象処理の要求を受け付け、 特定事象処理の要求が発生したとき、一旦それ以上の特
定事象処理の要求の受付を禁止するとともに、通常処理
に戻る際の戻りアドレスをアドレス保持手段に格納して
特定事象処理ルーチンに移行し、 該ルーチンにおいて前記アドレス保持手段に格納された
戻りアドレスをアドレス退避手段に退避し、 前記要求の受付を再度許可するとともに所期の特定事象
処理を行い、 その特定事象処理が終了して通常処理へ復帰する際、復
帰のための環境を準備する命令を実行したとき前記要求
の受付を自動的に禁止することを特徴とするプログラム
実行方法。 - 【請求項４】 前記環境を準備する命令は、戻りアドレ
スをアドレス退避手段から読み出してアドレス保持手段
に格納する命令である請求項３に記載のプログラム実行
方法。 - 【請求項５】 特定事象処理要求の受付許否を設定する
設定手段を有し、割込受付優先レベル設定命令が実行さ
れたとき、それ以前の設定状況に関係なく自動的に前記
受付を許可することを特徴とするプログラム実行装置。 - 【請求項６】 特定事象処理要求の受付許否を設定する
設定手段と、 特定事象処理に移行するとき、戻りアドレスを格納する
アドレス保持手段と、 アドレス保持手段に格納された戻りアドレスを退避する
アドレス退避手段と、 を有し、戻りアドレスがアドレス退避手段から読み出さ
れてアドレス保持手段に格納されたとき、それ以前の設
定状況に関係なく自動的に前記受付を禁止することを特
徴とするプログラム実行装置。 - 【請求項７】 通常処理の他に、装置内外からの処理要
求に応じて特定事象の処理を行うプログラム実行装置に
おいて、 特定事象処理要求の受付許否を設定する設定手段と、 特定事象処理に移行するとき、戻りアドレスを格納する
アドレス保持手段と、 アドレス保持手段に格納された戻りアドレスを退避する
アドレス退避手段と、 を含み、該装置は、 通常処理中に特定事象処理の要求を受け付けたとき前記
設定手段によって一旦それ以上の要求の受付を禁止し、
戻りアドレスをアドレス保持手段に格納して特定事象処
理ルーチンに移行し、該ルーチンにおいて前記アドレス
保持手段に格納された戻りアドレスをアドレス退避手段
に退避し、前記要求の受付を再度許可するための環境を
準備する命令を実行したとき前記要求の受付を自動的に
許可することを特徴とするプログラム実行装置。 - 【請求項８】 前記環境を準備する命令は、割込受付優
先レベル設定命令である請求項７に記載のプログラム実
行装置。 - 【請求項９】 通常処理の他に、装置内外からの処理要
求に応じて特定事象の処理を行うプログラム実行装置に
おいて、 特定事象処理要求の受付許否を設定する設定手段と、 特定事象処理に移行するとき、戻りアドレスを格納する
アドレス保持手段と、 アドレス保持手段に格納された戻りアドレスを退避する
アドレス退避手段と、 を含み、該装置は、 通常処理中に特定事象処理の要求を受け付けたとき前記
設定手段によって一旦それ以上の要求の受付を禁止し、
戻りアドレスをアドレス保持手段に格納して特定事象処
理ルーチンに移行し、該ルーチンにおいて前記アドレス
保持手段に格納された戻りアドレスをアドレス退避手段
に退避し、前記設定手段によって要求の受付を再度許可
するとともに所期の特定事象処理を行い、その特定事象
処理が終了して通常処理へ復帰する際、復帰のための環
境を準備する命令を実行したとき前記要求の受付を自動
的に禁止することを特徴とするプログラム実行装置。 - 【請求項１０】 前記環境を準備する命令は、戻りアド
レスをアドレス退避手段から読み出してアドレス保持手
段に格納する命令である請求項９に記載のプログラム実
行装置。 - 【請求項１１】 前記設定手段は、前記特定事象処理要
求の受付許否をソウトウエア的に設定することの可能な
フラグビットである請求項５〜１０のいずれかに記載の
プログラム実行装置。 - 【請求項１２】 通常処理の他に、装置内外からの処理
要求に応じて特定事象の処理を行うプログラム実行装置
において、 特定事象処理に移行するとき、戻りアドレスを格納する
アドレス保持手段と、 アドレス保持手段に格納された戻りアドレスを退避する
アドレス退避手段と、 前記アドレス保持手段の保持内容の更新が容認される更
新許可状態および容認されない更新禁止状態を分別する
状態分別手段と、 を含み、更新禁止状態にある該装置が割込受付優先レベ
ル設定命令を実行したとき、該装置は更新許可状態に移
行することを特徴とするプログラム実行装置。 - 【請求項１３】 通常処理の他に、装置内外からの処理
要求に応じて特定事象の処理を行うプログラム実行装置
において、 特定事象処理に移行するとき、戻りアドレスを格納する
アドレス保持手段と、 アドレス保持手段に格納された戻りアドレスを退避する
アドレス退避手段と、 前記アドレス保持手段の保持内容の更新が容認される更
新許可状態および容認されない更新禁止状態を分別する
状態分別手段と、 を含み、該装置が更新許可状態にあるとき前記アドレス
保持手段に対する戻りアドレスの格納が発生すれば、該
装置は更新禁止状態に移行することを特徴とするプログ
ラム実行装置。 - 【請求項１４】 前記状態分別手段は、ソウトウエア的
に設定可能なフラグビットであり、このビットの明示的
または自動的な書換により、該装置は前記更新許可状態
と更新禁止状態の間で状態遷移を起こす請求項１２、１
３のいずれかに記載のプログラム実行装置。 - 【請求項１５】 前記フラグビットをデータ転送命令に
よってアクセスが可能な状態レジスタ内に設け、該レジ
スタへのデータ転送命令が実行されたときであっても該
フラグビットの書換を禁止した請求項１４に記載のプロ
グラム実行装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006971A JPH09198257A (ja) | 1996-01-19 | 1996-01-19 | プログラム実行方法およびこの方法を用いたプログラム実行装置 |
| US08/784,753 US20020002668A1 (en) | 1996-01-19 | 1997-01-16 | Program execution method for specific case processing and apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006971A JPH09198257A (ja) | 1996-01-19 | 1996-01-19 | プログラム実行方法およびこの方法を用いたプログラム実行装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198257A true JPH09198257A (ja) | 1997-07-31 |
Family
ID=11653097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006971A Pending JPH09198257A (ja) | 1996-01-19 | 1996-01-19 | プログラム実行方法およびこの方法を用いたプログラム実行装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020002668A1 (ja) |
| JP (1) | JPH09198257A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090542A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | エラー処理方法及び情報処理装置 |
| JP2009545079A (ja) * | 2006-07-25 | 2009-12-17 | クゥアルコム・インコーポレイテッド | 効率的な割込み復帰アドレス保存メカニズム |
| JP2020089511A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社大一商会 | 遊技機 |
| JP2020168065A (ja) * | 2019-04-01 | 2020-10-15 | 株式会社大一商会 | 遊技機 |
| JP2020168066A (ja) * | 2019-04-01 | 2020-10-15 | 株式会社大一商会 | 遊技機 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543077B1 (en) * | 2000-09-19 | 2009-06-02 | Stragent, Llc | Ternary content addressable memory embedded in a central processing unit |
| JP2002358060A (ja) * | 2001-06-01 | 2002-12-13 | Seiko Epson Corp | 表示制御システム、表示サービス提供システム及び表示制御プログラム、並びに表示制御方法 |
| JP6008745B2 (ja) * | 2013-01-15 | 2016-10-19 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
-
1996
- 1996-01-19 JP JP8006971A patent/JPH09198257A/ja active Pending
-
1997
- 1997-01-16 US US08/784,753 patent/US20020002668A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545079A (ja) * | 2006-07-25 | 2009-12-17 | クゥアルコム・インコーポレイテッド | 効率的な割込み復帰アドレス保存メカニズム |
| JP2008090542A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | エラー処理方法及び情報処理装置 |
| JP2020089511A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社大一商会 | 遊技機 |
| JP2020168065A (ja) * | 2019-04-01 | 2020-10-15 | 株式会社大一商会 | 遊技機 |
| JP2020168066A (ja) * | 2019-04-01 | 2020-10-15 | 株式会社大一商会 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020002668A1 (en) | 2002-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0464615B1 (en) | Microcomputer equipped with DMA controller | |
| US5701493A (en) | Exception handling method and apparatus in data processing systems | |
| EP0381471B1 (en) | Method and apparatus for preprocessing multiple instructions in a pipeline processor | |
| EP0612012B1 (en) | A pipeline computer with scoreboard | |
| US9104425B2 (en) | Apparatus and method for handling exception events | |
| US5228131A (en) | Data processor with selectively enabled and disabled branch prediction operation | |
| US5349667A (en) | Interrupt control system for microprocessor for handling a plurality of maskable interrupt requests | |
| US5471595A (en) | Asynchronous interrupt inhibit method and apparatus for avoiding interrupt of an inseparable operation | |
| US5148529A (en) | Pipelined multi-stage data processor including an operand bypass mechanism | |
| JPH0778734B2 (ja) | プログラム・ステータス・ワードを変更するサブシステム及び方法 | |
| WO2012020237A1 (en) | Alignment control | |
| JP3707581B2 (ja) | 自己整合スタック・ポインタを有するデータ処理システムおよびその方法 | |
| US4847748A (en) | Virtual memory arrangement data processing system with decoding and execution of prefetched instructions in parallel | |
| CA2123448C (en) | Blackout logic for dual execution unit processor | |
| JPH09198257A (ja) | プログラム実行方法およびこの方法を用いたプログラム実行装置 | |
| JPH1196002A (ja) | データ処理装置 | |
| JP5215655B2 (ja) | データ処理装置及びデータ処理装置におけるバスアクセス制御方法 | |
| JPH0384632A (ja) | データ処理装置 | |
| JP2562838B2 (ja) | プロセッサ及びストアバッファ制御方法 | |
| US20050216708A1 (en) | Processor for performing context switching, a method for performing context switching, a computer program for perform context switching | |
| US6751708B2 (en) | Method for ensuring that a line is present in an instruction cache | |
| JPH044630B2 (ja) | ||
| JP3127737B2 (ja) | ディジタル信号処理装置 | |
| JPS6149695B2 (ja) | ||
| JPH06131250A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040610 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |