JPH10240306A - 制御命令演算処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 汎用プロセッサ１３の性能に左右されない
で、専用プロセッサ１６のＨ／Ｗ性能を低下させること
なく、命令実行の高速化を図る。 【解決手段】 プロセッサ１６による命令実行結果であ
るステータスレジスタ２３のデータをステータス解析手
段２４で解析し、正常に実行されていればプロセッサ１
３からの同期を待つことなく、次の命令実行を自動的に
行う。そして、プロセッサ１３にはダミーで正常実行の
値を返しておく。さらに、エラー等の例外が発生したと
きにはプロセッサ１６の命令実行動作を停止させて、プ
ロセッサ１３へはそのときのステータスレジスタ２３の
データを返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は産業用プラントコ
ントローラ等の制御命令、即ちＰＯＬ（Ｐｒｏｃｅｓｓ
ｏｒｉｅｎｔｅｄ ｌａｎｇｕａｇｅ）命令を汎用プ
ロセッサ（ＭＰＵ）と専用プロセッサとの組み合わせに
よるマルチプロセッサ方式で実行する制御命令演算処理
装置に関するものである。

【０００２】

【従来の技術】図１２は特開平７−２７１４１３号公報
に記載されている制御命令演算処理装置の構成図であ
る。図１２において、１は命令実行の一連の動作を管理
し、命令実行のタイミングを生成する汎用ＭＰＵのプロ
セッサ、２はＰＯＬ言語による命令が格納されているコ
ードメモリ、３はＰＯＬ言語による命令の実行で使用す
るデータを格納するデータメモリ、４はプロセッサ１か
らの実行要求を受けて命令を実行する専用のプロセッサ
で、５〜１２で構成している。５はプロセッサ１と接続
されて、プロセッサ１のアクセス内容を解析するＭＰＵ
インターフェイス手段、６はコードメモリ３にアクセス
してＰＯＬ言語の命令をフェッチするコードインターフ
ェイス手段、７はインタ−フェイス手段６でフェッチし
た命令から命令固有の動作を解析するデコーダ、８はデ
コーダ７によって解析された命令の動作を行う命令実行
制御手段、９はデータメモリ３にアクセスするデータイ
ンターフェイス手段、１０は演算に必要なレジスタ群等
を内蔵し、命令実行に必要な算術や論理演算を行う演算
処理手段、１１は実行結果のデータを格納するステータ
スレジスタ、１２はステータスレジスタ１１に格納され
た実行結果をプロセッサ１に渡すデータバッファであ
る。

【０００３】次に動作について説明する。図１２におい
て、命令の実行はプロセッサ１からプロセッサ４のステ
ータスレジスタ１１へのリードアクセスで行われる。Ｍ
ＰＵインターフェイス手段５がアドレス／コマンド線１
ａを介してアドレスを受け取ると、命令実行要求５ａを
出力して命令実行制御手段８を起動させる。これによ
り、命令の実行を開始する。まず、命令をフェッチする
ためにコードフェッチ要求８ａをコードインターフェイ
ス手段６に通知する。コードインターフェイス手段６で
は、予め設定されたプログラムカウンタに従ってコード
メモリ２に対して、命令に対応したアドレスＳＡを出力
する。そして、アドレスＳＡに該当した命令をデータラ
インＣＤを介してリードし、コードインターフェイス手
段６にフェッチする。コードインターフェイス手段６に
フェッチした命令は内部コードバス６ａを介してデコー
ダ７に送られる。

【０００４】命令は、デコーダ７で解析されて、命令実
行に必要なタイミング制御等の動作情報７ａを命令実行
制御手段８に出力する。そして、デコーダ７は算術・論
理等の演算の種類を示す演算要求７ｂを演算処理手段１
０に出力する。さらに、データメモリ３のデータが演算
に必要であれば、データリード要求７ｃをデータインタ
ーフェイス手段９に出力する。演算処理手段１０では内
部レジスタのデータを使用するか、又はデータインター
フェイス手段９から送られてくるデータ９ａを使用して
演算を実行する。実行結果は演算処理手段１０の内部レ
ジスタに格納される。エラー発生等の例外情報は実行結
果のデータ１０ａとしてステータスレジスタ１１へ出力
される。そして、ステータスレジスタ１１のステータス
データ１１ａはデータバッファ１２に送られる。データ
バッファ１２はＭＰＵインターフェイス手段５が出力す
るデータバッファ制御データ５ｂによって制御され、ス
テータスレジスタ１１から受けたステータスデータ１１
a をデータ／応答線１２ａを介してプロセッサ１に返
す。以上の動作により、両プロセッサ１、４の同期動作
による命令の１命令実行が完了する。

【０００５】プロセッサ４による命令の１命令実行は図
１３ののタイミングチャートに示すように、プロセッサ
４の内部でコードフェッチ（ＣＦ）、デコード（ＤＥ
Ｃ）、実行（ＥＸ）、及びライトバック（ＷＢ）の４ス
テージで構成し、パイプライン処理する。さらに、各ス
テージを重ね合わせることにより高速の命令実行を行わ
せることができる。なお、図１３に示すＳＣＬＫは図１
２の構成において使用するシステムクロックである。こ
の場合、１ステージを２クロックで実現したもので、見
かけ上では２クロックサイクルで１命令の実行完了が可
能となる。

【０００６】プロセッサ４のパイプライン動作は、プロ
セッサ１との同期をとることによって変わってくる。図
１４はプロセッサ４を管理するためにプロセッサ１で実
行するプログラムの処理を示すフローチャートである。
図１４において、ステップＳ１ではプロセッサ４を動作
させるのに必要な、プログラムカウンタ等のレジスタ設
定の初期化（Ｈ／Ｗコンフィギュレーション）を行う。
そして、初期化が終了した後、ステップＳ２でプロセッ
サ４を起動（命令実行起動）する。ステップＳ３でステ
ータスレジスタ１１をリード（ステータスリード）す
る。次に、ステップＳ４でデータバッファ１２を介して
返されたデータを解析し、プロセッサ４で実行した命令
にエラー等の例外情報が格納されているかチェックす
る。ステップ５では例外情報が格納されていれば、ステ
ップＳ６でプロセッサ１での処理を行う。また、ステッ
プ５で正常に実行されていれば、ステップＳ３に戻ると
いう分岐チェックを行う。すなわち、プロセッサ１では
プロセッサ４による命令実行をステップＳ３、Ｓ４及び
Ｓ５のループで管理する。例えばｘ８６系のＭＰＵを使
用した場合、ステップＳ３ではｍｏｖ、ステップ４では
ｔｅｓｔ、ステップＳ５ではｊｚというアセンブラで記
述される。

【０００７】プロセッサ１のプログラムとプロセッサ４
とが同期をとりながら実行される場合の動作を示すタイ
ミングチャートを図１５に示す。図１４及び図１５にお
いて、プロセッサ１のステータスレジスタ１１へのリー
ドアクセス（ステップＳ３）はＡＤＳで開始される。そ
して、プロセッサ４のステータスレジスタ１１からＲＤ
Ｙのタイミングで返り値ＰＤが返される。このリードア
クセス（ステップＳ３）の間隔はプロセッサ４の性能に
左右されるが、図１５では例えば３クロックの場合につ
いて示している。ステップＳ４及びＳ５はプロセッサ１
の性能に左右されるが、通常１クロック／命令で処理さ
れる。したがって、プロセッサ１でプロセッサ４による
命令実行をステップＳ３（ｍｏｖ）、ステップＳ４（ｔ
ｅｓｔ）及びステップＳ５（ｊｚ）のループで管理した
場合、合計５クロックのサイクルで行われることにな
る。このように、プロセッサ１の同期をとることによっ
て、図１５に示すように１命令につき３クロック分が”
ｉｄｌｅ”という形でロスされることになる。

【０００８】また、コードメモリ２に使用するＲＡＭ等
の素子が遅い場合にはコードフェッチに時間がかかるの
で、図１６に示すようにパイプライン化された各ステー
ジの重ね合わせがずれてしまうことがある。このため
に、プロセッサ４のＨ／Ｗ性能が速くなっても効率よく
実行を行うことができない。

【０００９】従来の制御命令演算処理装置は以上のよう
に構成されているので、次のような問題点があった。 （１）両プロセッサ１、４が１命令毎に同期をとりなが
ら命令実行を進めた場合、プロセッサ１で処理している
間は、プロセッサ４が次の実行に移れなくなる期間（ｉ
ｄｌｅ）が発生する。プロセッサ１のＨ／Ｗ性能、若し
くはプログラムの性能によって”ｉｄｌｅ”は変化する
が、遅いプロセッサ１の場合にはプロセッサ４の”ｉｄ
ｌｅ”として浪費される期間がさらに長くなる。また、
高速のプロセッサ１を選択した場合でも”ｉｄｌｅ”が
なくなることはないので、プロセッサ４のＨ／Ｗ性能を
十分に発揮できない。

【００１０】また、プロセッサ１によるステータスレジ
スタ１１へのアクセスを受けた後、命令のフェッチ動作
から命令の実行が開始されるため、コードメモリ２に低
速のメモリを採用した場合、メモリ素子のアクセス速度
にプロセッサ４の命令実行が大きく左右される。

【００１１】また、コードメモリ２からフェッチされた
命令にパリティエラーが発生した場合、不正命令であっ
た場合等には、プロセッサ４が誤動作する可能性があ
る。

【００１２】コードメモリ２が初期化されていない場
合、命令が配置されていない空きエリアのコードフェッ
チ動作でエラー検出してしまう。つまり、パイプライン
動作により命令のプリフェッチを行なうが、実際には直
前の命令が分岐命令の場合は、プリフェッチされた命令
は捨てられるにも関わらず、捨てられるはずの命令でも
エラー検出してしまう。

【００１３】この発明は以上のような問題点を解消する
ためになされたもので、命令を実行する第１のプロセッ
サが数値演算処理を行う第２のプロセッサの性能に左右
されずに、Ｈ／Ｗ性能を発揮して命令実行を行うことが
できる制御命令演算処理装置を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】請求項１の発明に係わる
制御命令演算処理装置は、命令を実行する第１のプロセ
ッサと、数値演算処理を行う第２のプロセッサと、命令
のコードが格納されているコードメモリと、第１のプロ
セッサが命令の実行上で使用するデータメモリとから構
成され、第１のプロセッサ内部のＭＰＵインターフェイ
スで両プロセッサ間の協調をとって協調動作により命令
を実行する制御命令演算処理装置において、第１のプロ
セッサの内部に命令の実行結果を格納するステータスレ
ジスタと、このステータスレジスタのデータを解析し命
令が正常に実行されているときには、両プロセッサ間の
同期動作を解除する同期化信号を出力するステータス解
析手段とを設けたものである。

【００１５】請求項２の発明に係わる制御命令演算処理
装置は、コードメモリからフェッチした命令を格納する
コードバッファを第１のプロセッサの内部に設け、第２
のプロセッサからの命令のアドレスを示すプログラムカ
ウンタを設定するタイミングで、コードバッファへの命
令のプリフェッチを行うようにしたものである。

【００１６】請求項３の発明に係わる制御命令演算処理
装置は、コードメモリから読み出した命令のパリティチ
ェック及び不正命令チェックを行うコードチェック手段
と、このコードチェック手段でエラー検出した命令を不
正な動作を行わない情報に補正するコードエンコーダと
を第１のプロセッサの内部に設けたものである。

【００１７】請求項４の発明に係わる制御命令演算処理
装置は、コードメモリから読み出した命令のパリティチ
ェック及び不正命令チェックを行いエラー検出した不正
情報を出力するコードチェック手段と、命令を格納する
とともに命令を格納するタイミングで不正情報を不正情
報ビットに格納し、命令を実行するタイミングで不正情
報をステータスレジスタに格納するコードバッファとを
第１のプロセッサ内に設けたものである。

【００１８】請求項５の発明に係わる制御命令演算処理
装置は、コードメモリから読み出した命令のパリティチ
ェック及び不正命令チェックを行いエラー検出した不正
情報を出力するコードチェック手段と、命令を格納する
とともに命令を格納するタイミングで不正情報を不正情
報ビットに格納して、命令を実行するタイミングで不正
情報をステータスレジスタに格納し、第２のプロセッサ
から参照可能にしたコードバッファと、エラー検出した
命令を不正情報により不正な動作を行わない情報に補正
するコードエンコーダとを第１のプロセッサ内に設けた
ものである。

【００１９】

【発明の実施の形態】

実施の形態１．図１は実施の形態１の構成図である。図
１において、１３は命令実行の一連の動作を管理し、命
令実行のタイミングを生成する汎用ＭＰＵのプロセッサ
で、アドレス／コマンド線１３ａを介してアドレスを出
力する。１４は例えばＰＯＬ言語による命令が格納され
ているコードメモリ、１５は例えばＰＯＬ言語による命
令の実行で使用するデータを格納するデータメモリ、１
６はプロセッサ１３からの実行要求を受けて命令を実行
する専用のプロセッサで、後述の１７〜２６で構成され
ている。１７はＭＰＵインターフェイス手段で、プロセ
ッサ１３のアクセス内容を解析して命令実行要求１７
ａ、データバッファ制御信号１７ｂ及びステータス切替
信号１７ｃを出力する。１８は命令の動作を行う命令実
行制御手段で、コードフェッチ要求１８ａを出力する。
１９はコードインターフェイス手段で、コードメモリ１
４にアクセスしてアドレスＳＡに対応した命令をデータ
ラインＣＤを介してフェッチし、内部コードバス１９ａ
から出力する。２０はコードインターフェイス手段１９
でフェッチした命令から命令固有の動作を解析するデコ
ーダで、動作情報２０ａ、演算要求２０ｂ及びデータリ
ード要求２０ｃを出力する。

【００２０】２１はデータメモリ１５にアクセスして演
算中に使用するデータをフェッチするデータインターフ
ェイス手段で、データ２１ａを後述の演算処理手段２２
へ出力する。２２は演算に必要なレジスタ群等を内蔵
し、命令実行に必要な算術や論理演算を行う演算処理手
段で、エラー発生などの例外情報をデータ２２ａで後述
のステータスレジスタ２３に出力する。２３は実行結果
を格納するステータスレジスタで、ステータスデータ２
３ａを出力する。２４はステータスレジスタ２３のデー
タを解析するステータス解析手段で、ＭＰＵインターフ
ェイス手段１７へ同期化信号２４ａを出力し、命令実行
制御手段１８へ命令実行継続要求２４ｂを出力する。２
５はデータエンコーダで、異常発生時にはステータスデ
ータ２３ａを、正常実行時には汎用プロセッサ１が誤動
作しない情報、例えばＮＯＰ（Ｎｏｏｐｅｒａｔｉｏ
ｎ）を後述のデータバッファ２６へ出力する。２６はス
テータスレジスタ２３に格納された実行結果をデータ／
応答線２６ａを介してプロセッサ１３に渡すデータバッ
ファである。

【００２１】次に動作について説明する。図１及び図２
のタイミングチャートにおいて、命令の実行はプロセッ
サ１３からプロセッサ１６のステータスレジスタ２３へ
のリードアクセスがＡＤＳで行われる。ＭＰＵインター
フェイス手段１７がアドレス／コマンド線１３ａを介し
てアドレスを受け取ると、命令実行要求１７ａを出力し
て命令実行制御手段１８を起動させる。これにより命令
の実行を開始する。まず、命令をフェッチするためにコ
ードフェッチ要求１８ａをコードインターフェイス手段
１９に通知する。コードインターフェイス手段１９で
は、予め設定されたプログラムカウンタに従ってコード
メモリ１４に対して、命令に対応したアドレスＳＡを出
力する。そして、アドレスに該当した命令をデータライ
ンＣＤを介してリードし、コードインターフェイス手段
１９にコードフェッチ（ＣＦ）する。コードインターフ
ェイス手段１９にフェッチした命令は内部コードバス１
９ａを介してデコーダ２０に送られる。

【００２２】命令はデコーダ２０で解析（ＤＥＣ）され
て、命令実行に必要なタイミングで制御等の動作情報２
０ａを命令実行制御手段１８に出力する。そして、デコ
ーダ２０は算術／論理等の演算の種類を示す演算要求２
０ｂを演算処理手段２２に出力する。さらに、データメ
モリ１５のデータが演算に必要であれば、データリード
要求２０ｃをデータインターフェイス手段２１に出力す
る。演算処理手段２２では内部レジスタのデータを使用
するか、又はデータインターフェイス手段２１から送ら
れてくるデータ２１ａを使用して演算を実行（ＥＸ）す
る。実行結果は演算処理手段２２の内部レジスタに格納
（ＷＢ）される。ステータスレジスタ２３のステータス
データ２３ａをステータス解析手段２４で一つの命令毎
に解析し、命令の実行結果が正常であれば次の命令実行
に移行させるために命令実行継続要求２４ｂを命令実行
制御手段１８へ出力する。命令実行制御手段１８は命令
実行継続要求２４ｂを受けたことにより、ＭＰＵインタ
ーフェイス手段１７からの命令実行要求１７ａの有無に
関わらずに、次の命令実行を開始する。

【００２３】一方、命令の正常実行が行われている間
は、ステータス解析手段２４からＭＰＵインターフェイ
ス手段１７へ同期化信号２４ａを出力しておく。これに
より、ＭＰＵインターフェイス手段１７がプロセッサ１
３からのステータスレジスタ２３へのアクセスを認識し
てデータバッファ制御信号１７ｂを出力し、プロセッサ
１６による命令実行完了と同期させることなく、実行結
果をデータ／応答線２６ａを介してプロセッサ１３へ返
す。データ／応答線２６ａから返されるデータは、プロ
セッサ１３のプログラムではステータスとして認識され
るため、プロセッサ１３のプログラムが誤動作しないよ
うなデータにしておく必要がある。例えば、ステータス
レジスタ２３のデータが”０”か否かで動作が変わるプ
ログラムの場合には、正常実行中においては例えば、正
常実行を示す”０”を強制的に返すなどの処理が必要で
ある。この制御はＭＰＵインターフェイス手段１７から
のステータス切替信号１７ｃを使用してデータエンコー
ダ２５において行われる。

【００２４】プロセッサ１６による命令の実行中にエラ
ーが発生する等の例外が生じた場合には、プロセッサ１
３での処理が必要になるので、プロセッサ１６での次の
命令を停止させておく必要がある。これはステータスレ
ジスタ２３のデータをステータス解析手段２４で解析し
て判断し、例外発生の場合には命令実行継続要求２４ｂ
を非活性化して、命令実行制御手段１８の次の命令実行
を停止させる。また、例外発生の場合、活性化された同
期化信号２４ａがステータス解析手段２４から出力され
て両プロセッサ１３、１６の同期動作が行われ、ＭＰＵ
インターフェイス手段１７からのステータス切替信号１
７ｃによりデータエンコーダ２５から、例外発生を示す
ステータスレジスタ２３のデータ（ＰＤ）をプロセッサ
１３に出力する。

【００２５】以上により、プロセッサ１６は命令の正常
な実行中にはプロセッサ１３との同期動作を行わないの
で、Ｈ／Ｗ処理性能を十分に生かして命令の実行を高速
化することができる。また、図１２に示した従来の構成
でのプロセッサ１のプログラムは改修を加えることな
く、この発明を適用することができる。

【００２６】実施の形態２．図３は実施の形態２の構成
図である。図３において、１３〜１５、１８〜２３及び
２６は実施の形態１に示したものと同様のものである。
２７はプロセッサ１３からの実行要求を受けて命令を実
行する専用のプロセッサで、１８〜２３、２６及び後述
の２８、２９で構成されている。２８はプロセッサ１３
のアクセス内容を解析して命令実行要求２８ａ及びデー
タバッファ制御信号２８ｂを出力するＭＰＵインターフ
ェイス手段、２９は同期化信号２９ａ及び命令実行継続
要求２９ｂを出力するステータス解析手段である。

【００２７】次に動作について説明する。図３及び図４
のタイミングチャートにおいて、命令の実行はプロセッ
サ１３からプロセッサ２７のステータスレジスタ２３へ
のリードアクセスで行われる。そして、ＭＰＵインター
フェイス手段２８が命令実行要求２８ａを出して命令実
行制御手段１８を起動させる。これにより命令の実行を
開始する。まず、命令をフェッチするためにコードフェ
ッチ要求１８ａをコードインターフェイス手段１９に通
知する。コードインターフェイス手段１９では、予め設
定されたプログラムカウンタに従ってコードメモリ１４
に対して、命令に対応したアドレスＳＡを出力する。そ
して、アドレスに該当した命令をデータラインＣＤを介
してリードし、コードインターフェイス手段１９にコー
ドフェッチ（ＣＦ）する。コードインターフェイス手段
１９にフェッチした命令は内部コードバス１９ａを介し
てデコーダ２０に送られる。

【００２８】一方、デコーダ２０に転送された命令は解
析（ＤＥＣ）されて、命令実行に必要なタイミングで制
御等の動作情報２０ａを命令実行制御手段１８に出力す
る。そして、デコーダ２０は算術／論理等の演算の種類
を示す演算要求２０ｂを演算処理手段２２に出力する。
さらに、データメモリ１５のデータが演算に必要であれ
ば、データリード要求２０ｃをデータインターフェイス
手段２１に出力する。演算処理手段２２では内部レジス
タのデータを使用するか、又はデータインターフェイス
手段２１から送られてくるデータ２１ａを使用して演算
を実行（ＥＸ）する。実行結果は演算処理手段２２の内
部レジスタに格納（ＷＢ）される。

【００２９】さらに、ステータスレジスタ２３のステー
タスデータ２３ａをステータス解析手段２９で一つの命
令毎に解析し、命令の実行結果が正常であれば次の命令
実行に移行させるために命令実行継続要求２９ｂを命令
実行制御手段１８へ出力する。命令実行制御手段１８は
命令実行継続要求２９ｂを受けたことにより、ＭＰＵイ
ンターフェイス手段２８からの命令実行要求２８ａの有
無に関わらず、次の命令を実行する。また、正常実行時
には同期化信号２９ａが非活性化されて同期動作を解除
し、プロセッサ１３からプロセッサ２７のステータスレ
ジスタ２３へのアクセスを図４のＡＤＳのように認識す
る。そして、プロセッサ１３が返り値を待っていても、
プロセッサ１３へはプロセッサ２７はＡＤＳに対する応
答（ＲＤＹ）及びステータレジスタ２３のデータ（Ｐ
Ｄ）を返さない。

【００３０】命令実行中にエラーが発生する等の例外が
生じた場合には、プロセッサ１３でのエラー処理が必要
になるので、プロセッサ２７における次の命令を停止さ
せておく。即ち、ステータスレジスタ２３のデータをス
テータス解析手段２９で解析して、例外発生時には命令
実行継続要求２９ｂを非活性化することにより、命令実
行制御手段１８の命令実行を停止させる。また、エラー
などの例外発生時にステータス解析手段２９が出力する
ＭＰＵ同期化信号２９ａが活性化されることにより、Ｍ
ＰＵインターフェイス手段２８からデータバッファ制御
信号２８ｂが出力され、ステータスレジスタ２３のステ
ータスデータ２３ａをデータバッファ２６を経由してプ
ロセッサ１３へ出力する。

【００３１】以上により、プロセッサ２７は命令の実行
時にはプロセッサ１３との同期動作を行わないで、Ｈ／
Ｗ処理性能を十分に生かして命令の実行を高速処理でき
る。また、図１２の従来の構成でのプロセッサ１のプロ
グラムは改修を加えることなく、この発明を適用するこ
とができる。

【００３２】実施の形態３．図５は実施の形態３の構成
図である。図５において、１３〜１５、１８及び２０〜
２６は実施の形態１のものと同様である。３０はプロセ
ッサ１３からの実行要求を受けて命令を実行する専用の
プロセッサで、１８、２０〜２６及び後述の３１〜３３
で構成されている。３１はＭＰＵインターフェイス手段
で、プロセッサ１３のアクセス内容を解析して命令実行
要求３１ａ、データバッファ制御信号３１ｂ、ステータ
ス切替信号３１ｃ及び後述のコードインターフェイス手
段３２の起動信号３１ｄを出力する。３２はコードイン
ターフェイス手段で、アドレスＳＡ及びコードバッファ
バス３２ａを介してフェッチした命令を出力する。３３
はフェッチした複数の命令を格納できるサイズを有する
コードバッファで、内部コードバス３３ａを介して命令
を出力し、コードインターフェイス手段３２へプリフェ
ッチ要求３３ｂを出力する。

【００３３】次に動作について説明する。図５、図６の
タイミングチャート及び図１４のフローチャートにおい
て、命令の実行はプロセッサ１３からプロセッサ３０の
ステータスレジスタ２３へのリードアクセスで行われ
る。プロセッサ１３のプログラムの実行において、図１
４のステップＳ１でプロセッサ３０のプログラムカウン
タ値（ＰＣ）の設定が行われているので、プロセッサ１
３のアクセスによりＭＰＵインターフェイス手段３１が
ＰＣ設定を認識する。これにより、ＭＰＵインターフェ
イス手段３１からコードインターフェイス手段３２へ起
動信号３１ｄが出力される。起動信号３１ｄを受けたコ
ードインターフェイス手段３２は、図６に示すようにＰ
Ｃの初期値ｎをもとに、コードメモリ１４に対してアド
レスＳＡを出力する。そして、アドレスＳＡに対応した
命令（Ｃ１、Ｃ２、Ｃ３、Ｃ４…）をフェッチしてコー
ドバッファ３３に格納する。命令はコードバッファ３３
が一杯になるまで、アドレスＳＡをインクリメントしな
がらバースト動作でリードされる（プリフェッチ）。

【００３４】プロセッサ１３による初期化動作が完了
し、プロセッサ３０に対する命令実行起動が発行される
と、命令実行制御手段１８がコードバッファ３３に対し
てコードフェッチ要求１８ａを出力する。コードバッフ
ァ３３に格納されている命令は内部コードバス３３ａを
介してデコーダ２０へ送られる。この場合、コードメモ
リ１４の命令が既にコードバッファ３３にプリフェッチ
されており、フェッチ速度はコードメモリ１４の性能に
左右されることなく、最適の速度を採用することができ
る。また、コードバッファ３３は一般的なＦＩＦＯ（先
入れ先出し）構造とし、命令実行の進行に従って少しで
も空きができれば、コードインターフェイス手段３２に
プリフェッチ要求３３ｂを出力して、次の命令をプリフ
ェッチしておくように動作する。コードバッファ３３は
キャッシュ構造のものでも同様の効果を有する。

【００３５】なお、デコーダ２０が演算処理手段２２へ
演算要求２０ｂを出力し、データインターフェイス手段
２１へデータリード要求２０ｃを出力してから以降の動
作は実施の形態１と同様である。即ち、演算処理手段２
２の実行結果は演算処理手段２２の内部レジスタに格納
される。そして、ステータスデータ２３ａをステータス
解析手段２４で一つの命令毎に解析し、命令の実行結果
が正常であれば命令実行継続要求２４ｂを命令実行制御
手段１８へ出力する。命令実行継続要求２４ｂを受けた
命令実行制御手段１８はＭＰＵインターフェイス手段３
１からの命令実行要求３１ａの有無に関わらずに、次の
命令実行を開始する。

【００３６】一方、命令の正常実行が行われている間
は、ステータス解析手段２４からＭＰＵインターフェイ
ス手段３１へ同期化信号２４ａを出力しておく。これに
より、ＭＰＵインターフェイス手段３１がプロセッサ１
３からのステータスレジスタ２３へのアクセスを認識し
てデータバッファ制御信号３１ｂを出力し、プロセッサ
３０による命令実行完了と同期させることなく、実行結
果をデータ／応答線２６ａを介してプロセッサ１３へ返
す。データ／応答線２６ａから返すデータは、例えばス
テータスレジスタ２３のデータが”０”か否かで動作が
変わるプログラムの場合には、正常実行中においては例
えば正常実行を示す”０”をダミーで強制的に返すなど
の制御をデータエンコーダ２５が行う。

【００３７】プロセッサ３０による命令実行中にエラー
が発生する等の例外が生じた場合にはプロセッサ１３で
の処理が必要になるので、プロセッサ３０での次の命令
を停止させる。これはステータスレジスタ２３のデータ
を解析して判断し、例外発生の場合には命令実行継続要
求２４ｂを非活性化して、命令実行制御手段１８の次の
命令実行を停止させる。また、例外発生の場合、活性化
された同期化信号２４ａにより両プロセッサ１３、３０
の同期動作が行われて、データエンコーダ２５から例外
発生を示すステータスレジスタ２３のデータをプロセッ
サ１３に出力する。

【００３８】以上のように、命令実行の進行によりコー
ドバッファ３３に空きができると、コードバッファ３３
からプリフェッチ要求３３ｂを出力して、次の命令をプ
リフェッチするように動作するので、コードメモリ１４
に低速の素子を用いてもプロセッサ３０の動作を高速に
行うことができる。

【００３９】実施の形態４．図７は実施の形態４の構成
図である。図７において、１３〜１５、１７〜２２及び
２４〜２６は実施の形態１のものと同様である。３４は
プロセッサ１３からの実行要求を受けて命令を実行する
専用のプロセッサで、１７〜２２、２４〜２６及び後述
の３５〜３７で構成されている。３５はコードチェック
手段で、コードインターフェイス手段１９がフェッチし
た命令についてパリティエラー、不正命令等のチェック
を行い、エラー検出した不正情報３５ａを出力する。３
６はコードエンコーダで、不正情報３５ａが活性化され
ていれば、例えばＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）命
令等の命令実行制御手段１８が不正な動作を行わない情
報に変換し、不正情報３５ａが非活性化されていれば、
命令をそのままとして内部コードバス３６ａを介して出
力する。３７はステータスレジスタで、演算処理手段２
２から例外情報のデータ２２ａ及びコードチェック手段
３５からの不正情報３５ａを格納し、ステータスデータ
３７ａとして出力する。

【００４０】次に動作について説明する。図７におい
て、命令の実行はプロセッサ１３からプロセッサ３４の
ステータスレジスタ３７へのリードアクセスで行われ
る。ＭＰＵインターフェイス手段１７がアドレス／コマ
ンド線１３ａを介してアドレスを受け取ると、命令実行
要求１７ａを出力して命令実行制御手段１８を起動させ
る。まず、命令をフェッチするためにコードフェッチ要
求１８ａをコードインターフェイス手段１９に通知す
る。コードインターフェイス手段１９では、予め設定さ
れたプログラムカウンタに従ってコードメモリ１４に対
して、命令に対応したアドレスＳＡを出力し、該当した
命令をデータラインＣＤを介してフェッチする。

【００４１】コードインターフェイス手段１９でフェッ
チされた命令をコードチェック手段３５で解析し、パリ
ティエラー、不正命令等のチェックを行う。そして、パ
リティエラー、不正命令の情報は不正情報３５ａとして
コードエンコーダ３６に送る。コードエンコーダ３６で
は不正情報３５ａが活性化していれば、命令実行制御手
段１８が不正な動作を行わない命令に補正してデコーダ
２０に転送し、不正情報３５ａが非活性化していれば、
通常の正しい命令を通過させてデコーダ２０に転送す
る。従って、不正情報３５ａが非活性のときは、正常な
命令実行を行うことができる。また、不正情報３５ａは
例外発生としてステータスレジスタ３７にも格納され
る。そして、不正情報３５ａをステータスレジスタ３７
に格納するタイミングでステータス解析手段２４で一つ
の命令毎に解析して、プロセッサ３４による命令実行を
停止させるとともにプロセッサ１３に通知する。

【００４２】一方、デコーダ２０に転送された命令は解
析されて、命令実行に必要なタイミングで制御等の動作
情報２０ａを命令実行制御手段１８に出力する。そし
て、デコーダ２０は算術／論理等の演算の種類を示す演
算要求２０ｂを演算処理手段２２に出力する。さらに、
データインターフェイス手段２１のデータが演算に必要
であれば、データリード要求２０ｃをデータインターフ
ェイス手段２１に出力する。演算処理手段２２では内部
レジスタのデータを使用するか、又はデータインターフ
ェイス手段２１から送られてくるデータ２１ａを使用し
て演算を実行する。実行結果は演算処理手段２２の内部
レジスタに格納される。ステータスレジスタ３７のステ
ータスデータ３７ａをステータス解析手段２４で解析
し、命令の実行結果が正常であれば次の命令実行に移行
させるために命令実行継続要求２４ｂを命令実行制御手
段１８へ出力する。命令実行制御手段１８は命令実行継
続要求２４ｂを受けたことにより、ＭＰＵインターフェ
イス手段１７からの命令実行要求１７ａの有無に関わら
ずに、次の命令実行を開始する。

【００４３】一方、命令の正常実行が行われている間
は、ステータス解析手段２４からＭＰＵインターフェイ
ス手段１７へ同期化信号２４ａを出力しておく。これに
より、ＭＰＵインターフェイス手段１７がプロセッサ１
３からのステータスレジスタ３７へのアクセスを認識し
てデータバッファ制御信号１７ｂを出力し、プロセッサ
１６による命令実行完了と同期させることなく、実行結
果をデータ／応答線２６ａを介してプロセッサ１３へ返
す。データ／応答線２６ａから返されるデータは、プロ
セッサ１３のプログラムではステータスとして認識され
るため、プロセッサ１３のプログラムが誤動作しないよ
うなデータにしておく必要がある。例えば、ステータス
レジスタ３７のデータが”０”か否かで動作が変わるプ
ログラムの場合には、正常実行中においては例えば、正
常実行を示す”０”を強制的に返すなどの処理が必要で
ある。この制御はＭＰＵインターフェイス手段１７から
のステータス切替信号１７ｃを使用してデータエンコー
ダ２５において行われる。

【００４４】プロセッサ３４で正常に命令が実行されて
いる間は、プロセッサ１３との同期動作を行うことな
く、プロセッサ３４での命令の実行が継続して行われ
る。この場合、プロセッサ１３のステータスレジスタ３
７へのアクセスでは、”０”データ等の正常に実行して
いるというデータをダミーでリードさせておく。そし
て、エラーなどのプロセッサ３４で処理できないような
例外が発生すると、ステータス解析手段２４から同期化
信号２４ａが出されて両プロセッサ１３、３４間の同期
動作が行われる。

【００４５】プロセッサ３４による命令の実行中にエラ
ーが発生する等の例外が生じた場合には、プロセッサ１
３での処理が必要になるので、プロセッサ３４での次の
命令を停止させておく必要がある。これはステータスレ
ジスタ３７のデータをステータス解析手段２４で解析し
て判断し、例外発生の場合には命令実行継続要求２４ｂ
を非活性化して、命令実行制御手段１８の次の命令実行
を停止させる。また、例外発生の場合、活性化された同
期化信号２４ａがステータス解析手段２４から出力され
て両プロセッサ１３、３４の同期動作が行われ、ＭＰＵ
インターフェイス手段１７からのステータス切替信号１
７ｃによりデータエンコーダ２５から、例外発生を示す
ステータスレジスタ３７のデータをプロセッサ１３に出
力する。

【００４６】以上のように、コードメモリからフェッチ
した命令からエラー検出した不正情報により不正な動作
を行わない命令に補正してから命令を実行するので、エ
ラー検出した命令による誤動作を防止できる。

【００４７】実施の形態５．図８は実施の形態５の構成
図である。図８において、１３〜１５，１８，２０〜２
２及び２４〜２６は実施の形態１のものと同様であり、
３１及び３２は実施の形態３のものと同様であり、さら
に３７は実施の形態４のものと同様のものである。３８
はプロセッサ１３からの実行要求を受けて命令を実行す
る専用のプロセッサで、１８，２０〜２２，２４〜２
６，３１，３２，３７及び後述の３９及び４０で構成さ
れている。３９はコードチェック手段で、コードインタ
ーフェイス手段３２でフェッチされた命令を解析し、パ
リティエラー、不正命令等のチェックを行い、不正情報
３９ａを出力する。４０は不正情報３９ａを格納する不
正情報ビット４０ａを有するコードバッファで、コード
インターフェイス手段３２がフェッチした命令を格納す
るタイミングで、一つのの命令に対して不正情報ビット
４０ａの１ビットが対応するように格納され、内部コー
ドバス４０ｂを介して出力される。また、不正情報３９
ａは不正情報線４０ｃを介してステータスレジスタ３７
へも出力される。

【００４８】次に動作について説明する。図８及び図９
の構成図において、命令の実行はプロセッサ１３からプ
ロセッサ３８のステータスレジスタ３７へのアクセスで
行われる。これにより、ＭＰＵインターフェイス手段３
１からコードインターフェイス手段３２へ起動信号３１
ｄが出力される。起動信号３１ｄを受けたコードインタ
ーフェイス手段３２は、コードメモリ１４に対してアド
レスＳＡを出力する。そして、アドレスＳＡに対応した
命令（Ｃ１、Ｃ２…）をフェッチしてコードバッファ４
０に格納する。さらに、コードインターフェイス手段３
２がフェッチした命令をコードチェック手段３９で解析
して、パリティエラー、不正命令等のチェックを行い、
不正情報３９ａを出力する。そして、コードインターフ
ェイス手段３２でフェッチされた命令をコードバッファ
４０に格納するタイミングで、不正情報３９ａを不正情
報ビット４０ａに各命令と対応づけて格納する。例え
ば、図９に示すように命令Ｃ１に対するチェック結果を
Ｅ１とし、Ｃ２に対する結果をＥ２として各々が対応す
るように格納される。

【００４９】また、命令実行要求３１ａを受けた命令実
行制御手段１８は、コードバッファ４０に対してコード
フェッチ要求１８ａを出力する。そして、コードバッフ
ァ４０に格納されている命令が内部コードバス４０ｂを
介してデコーダ２０に出力される。このとき、対応する
命令の不正情報ビット４０ａの不正情報３９ａも読み出
されて不正情報線４０ｃを介してステータスレジスタ３
７に格納される。即ち、図９に示すように命令Ｃ１が読
み出されると同時にＥ１がステータスレジスタ３７に、
そしてＣ２が読み出されたときには同時にＥ２がステー
タスレジスタ３７に格納される。例えば、命令Ｃ２に対
応するＥ２がエラーであることを示していれば、Ｃ２を
読み出したときに例外発生としてＥ２がステータスレジ
スタ３７に格納される。

【００５０】プロセッサ３８による命令実行中にエラー
が発生する等の例外が生じた場合にはプロセッサ１３で
の処理が必要になるので、プロセッサ３８での次の命令
を停止させる。これはステータスレジスタ３７のデータ
をステータス解析手段２４で一つの命令毎に解析して判
断し、例外発生の場合には実行継続要求２４ｂを非活性
化して、命令実行制御手段１８の次の命令実行を停止さ
せる。また、例外発生の場合、活性化された同期化信号
２４ａにより両プロセッサ１３，３８の同期動作が行わ
れて、データエンコーダ２５から例外発生を示すステー
タスレジスタ３７のデータをプロセッサ１３に出力す
る。

【００５１】コードバッファ４０には不正情報４０ａを
検出した命令がそのままの状態で保存されるため、コー
ドバッファ４０をプロセッサ１３からリードできる構成
にしておくことにより、プロセッサ１３によるコードメ
モリ１４の再読み込みの必要がなくなる。従って、直接
コードバッファ４０のデータを参照できるため、エラー
検出した命令を不正情報として登録することが容易にな
る。

【００５２】また、命令実行の途中で分岐命令等が実行
される場合不正情報３９ａを検出すると、次の命令以降
がコードバッファ４０から読み出されないまま無効にな
るため、不正情報ビット４０ａの不正情報３９ａも同時
に破棄される。例えば、図９において、Ｃ２命令に対す
るＥ２がエラーであることを示し、Ｃ１が分岐命令であ
った場合に、コードバッファ４０はＣ１命令を実行した
時点でＣ２以降の命令を無効にし、新たに設定されたプ
ログラムカウンタ値（ＰＣ）により命令のフェッチを行
う。これによって、不正情報のＥ２はステータスレジス
タ３７に格納されることなく、正常に命令実行を継続す
ることができる。

【００５３】さらに、空き空間の命令のフェッチで不定
データをリードしてエラー検出を行わないようにするこ
とにより、メモリの初期化が不要となるので、システム
の高速化を図ることができる。

【００５４】実施の形態６．図１０は実施の形態６の構
成図である。図１０において、１３〜１５，１８，２０
〜２２，２４〜２６は実施の形態１のものと同様であ
り、３１及び３２は実施の形態３のものと同様であり、
３７は実施の形態４のものと同様であり、３９及び４０
は実施の形態５のものと同様である。４１はプロセッサ
１３からの実行要求を受けて命令を実行する専用のプロ
セッサで、１８，２０〜２２，２４〜２６，３１，３
２，３７，３９、４０及び後述の４２で構成されてい
る。４２はコードエンコーダで、不正情報ビット４０ａ
から不正情報線４０ｂを介して出力された不正情報３９
ａが活性化されていれば、例えばＮＯＰ（Ｎｏ Ｏｐｅ
ｒａｔｉｏｎ）等の不正動作を行わない命令に補正して
補正情報線４２ａを介して出力する。

【００５５】次に動作について説明する。図１０及び図
１１の構成図において、命令の実行はプロセッサ１３か
らプロセッサ４１のステータスレジスタ３７へのアクセ
スで行われる。これにより、ＭＰＵインターフェイス手
段３１からコードインターフェイス手段３２へ起動信号
３１ｄが出力される。起動信号３１ｄを受けたコードイ
ンターフェイス手段３２は、コードメモリ１４に対して
アドレスＳＡを出力する。そして、アドレスＳＡに対応
した命令（Ｃ１、Ｃ２…）をフェッチしてコードバッフ
ァ４０に格納する。さらに、コードインターフェイス手
段３２がフェッチした命令をコードチェック手段３９で
解析して、パリティエラー、不正命令等のチェックを行
い、不正情報３９ａを出力する。そして、コードインタ
ーフェイス手段３２でフェッチされた命令をコードバッ
ファ４１に格納するタイミングで、不正情報３９ａを不
正情報ビット４０ａに各命令と対応づけて格納する。例
えば、図１１に示すように命令Ｃ１に対するチェック結
果をＥ１とし、Ｃ２に対する結果をＥ２として各々が対
応するように格納される。

【００５６】また、命令実行要求３１ａを受けた命令実
行制御手段１８は、コードバッファ４０に対してコード
フェッチ要求１８ａを出力する。そして、コードバッフ
ァ４０に格納されている命令が、内部コードバス４０ｂ
を介してコードエンコーダ４２に出力される。このと
き、対応する命令の不正情報ビット４０ａの不正情報３
９ａも読み出されて、不正情報線４０ｃを介してステー
タスレジスタ３７に格納される。即ち、図９に示すよう
に命令Ｃ１が読み出されると同時にＥ１がステータスレ
ジスタ３７に、そしてＣ２が読み出されたときには同時
にＥ２がステータスレジスタ３７に格納される。例え
ば、命令Ｃ２に対応するＥ２がエラーであることを示し
ていれば、Ｃ２を読み出したときに例外発生としてＥ２
がステータスレジスタ３７に格納される。

【００５７】一方、コードエンコーダ４２ではコードバ
ッファ４０から内部コードバス４０ｂを介して得られた
不正情報３９ａが活性化していれば、例えばＮＯＰ（Ｎ
ｏＯｐｅｒａｔｉｏｎ）等の命令実行制御手段１８が不
正な動作を行わない命令に補正してデコーダ２０に転送
する。そして、不正情報３９ａが非活性化していれば、
通常の正しい命令を通過させてデコーダ２０に転送す
る。従って、不正情報３９ａが非活性化しているとき
は、正常な命令実行を行うことができる。

【００５８】プロセッサ４１による命令実行中にエラー
が発生する等の例外が生じた場合にはプロセッサ１３で
の処理が必要になるので、プロセッサ４１での次の命令
を停止させる。これはステータスレジスタ３７のデータ
をステータス解析手段２４で一つの命令毎に解析して判
断し、例外発生の場合には実行継続要求２４ｂを非活性
化して、コードバッファ４０の不正情報３９ａをステー
タスレジスタ３７に格納するタイミングで命令実行制御
手段１８の次の命令実行を停止させる。また、例外発生
の場合、活性化された同期化信号２４ａにより両プロセ
ッサ１３，３９の同期動作が行われて、データエンコー
ダ２５から例外発生を示すステータスレジスタ３７のデ
ータをプロセッサ１３に出力する。

【００５９】コードバッファ４０には不正情報３９ａを
検出した命令がそのままの状態で保存されるため、コー
ドバッファ４０をプロセッサ１３からリードできる構成
にしておくことにより、プロセッサ１３によるコードメ
モリ１４の再読み込みの必要がなくなる。従って、直接
コードバッファ４０のデータを参照できるため、エラー
検出した命令を不正情報として表示することが容易にな
る。

【００６０】また、命令実行の途中で分岐命令等が実行
される場合不正情報４０ａを検出すると、次の命令以降
がコードバッファ４０から読み出されないまま無効にな
るため、不正情報ビット４０ａの不正情報３９ａも同時
に破棄される。例えば、図９において、Ｃ２命令に対す
るＥ２がエラーであることを示し、Ｃ１が分岐命令であ
った場合に、コードバッファ４０はＣ１命令を実行した
時点でＣ２以降の命令を無効にし、新たに設定されたプ
ログラムカウンタ値（ＰＣ）により命令のフェッチを行
う。これによって、不正情報のＥ２はステータスレジス
タ３７に格納されることなく、正常に命令実行を継続す
ることができる。

【００６１】さらに、空き空間の命令のフェッチで不定
データをリードしてエラー検出を行わないようにするこ
とにより、メモリの初期化が不要となるので、システム
の高速化を図ることができる。

【００６２】

【発明の効果】請求項１の発明によれば、ステータスレ
ジスタのステータスデータを解析して正常に実行されて
いるときには、第１のプロセッサと第２のプロセッサと
の同期実行を解除することにより第１のプロセッサが命
令実行を自動的に行うので、第２のプロセッサの性能に
左右されることなく、第１のプロセッサによる命令の実
行を高速化することができる。

【００６３】請求項２の発明によれば、第２のプロセッ
サからの命令のアドレスを示すプログラムカウンタを設
定するタイミングで、第１のプロセッサの内部に設けた
コードバッファに命令のプリフェッチを行うことによ
り、コードメモリの素子が低速であっても、第１のプロ
セッサの動作が滞ることなく高速処理を行うことができ
る。

【００６４】請求項３の発明によれば、コードチェック
手段でエラー検出した命令をエンコーダにより不正な動
作を行わない命令に補正することにより、エラー検出し
た命令による誤動作を防止することができる。

【００６５】請求項４の発明によれば、コードチェック
手段でエラー検出した不正情報を不正情報ビットおよび
ステータスレジスタに格納し、エラー検出した命令を実
行するタイミングで例外処理を行うことにより、コード
メモリの初期化処理を不要にすることができる。

【００６６】請求項５の発明によれば、コードバッファ
に格納した命令および不正情報を第２のプロセッサから
参照可能にし、エラー検出した命令をエンコーダにより
不正な動作を行わない情報に補正することにより、エラ
ー検出した命令を表示することが容易にできるととも
に、エラー検出した命令による誤動作を防止することが
できる。

【図面の簡単な説明】

【図１】 実施の形態１の構成図である。

【図２】 実施の形態１の動作を示すタイミングチャー
トである。

【図３】 実施の形態２の構成図である。

【図４】 実施の形態２の動作を示すタイミングチャー
トである。

【図５】 実施の形態３の構成図である。

【図６】 実施の形態３の動作を示すタイミングチャー
トである。

【図７】 実施の形態４の構成図である。

【図８】 実施の形態５の構成図である。

【図９】 図８の要部を示す構成図である。

【図１０】 実施の形態６の構成図である。

【図１１】 図１０の要部を示す構成図である。

【図１２】 従来の制御命令演算処理装置の構成図であ
る。

【図１３】 従来の構成による動作を示すタイミングチ
ャートである。

【図１４】 一般的な数値演算処理を行うプロセッサの
プログラム動作を示すフローチャートである。

【図１５】 従来の構成による動作を示すタイミングチ
ャートである。

【図１６】 従来の構成による動作を示すタイミングチ
ャートである。

【符号の説明】

１３，１６，２７，３０，３４，３８，４１ プロセッ
サ、１４ コードメモリ、１５ データメモリ、１７，
２８，３１ ＭＰＵインターフェイス手段、２３，３７
ステータスレジスタ、 ２４ ステータス解析手段、
３３，４０ コードバッファ、３５，３９ コードチェ
ック手段、３６，４２ コードエンコーダ、３５ａ，３
９ａ不正情報、４０ｂ 不正情報ビット。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 命令を実行する第１のプロセッサと、数
   値演算処理を行う第２のプロセッサと、上記命令のコー
   ドが格納されているコードメモリと、上記第１のプロセ
   ッサが上記命令の実行上で使用するデータメモリとから
   構成され、上記第１のプロセッサ内部のＭＰＵインター
   フェイス手段で上記両プロセッサ間の協調をとって協調
   動作により上記命令を実行する制御命令演算処理装置に
   おいて、上記第１のプロセッサの内部に上記命令の実行
   結果を格納するステータスレジスタと、このステータス
   レジスタのデータを解析し上記命令が正常に実行されて
   いるときには、上記両プロセッサ間の同期動作を解除す
   る同期化信号を出力するステータス解析手段とを設けた
   ことを特徴とする制御命令演算処理装置。
2. 【請求項２】 コードメモリからフェッチした命令を格
   納するコードバッファを第１のプロセッサの内部に設
   け、第２のプロセッサからの上記命令のアドレスを示す
   プログラムカウンタ値を設定するタイミングで、上記コ
   ードバッファへの上記命令のプリフェッチを行うことを
   特徴とする請求項１に記載の制御命令演算処理装置。
3. 【請求項３】 コードメモリから読み出した命令のパリ
   ティチェック及び不正命令チェックを行うコードチェッ
   ク手段と、このコードチェック手段でエラー検出した命
   令を不正な動作を行わない情報に補正するコードエンコ
   ーダとを第１のプロセッサの内部に設けたことを特徴と
   する請求項１に記載の制御命令演算処理装置。
4. 【請求項４】 コードメモリから読み出した命令のパリ
   ティチェック及び不正命令チェックを行いエラー検出し
   た不正情報を出力するコードチェック手段と、上記命令
   を格納するとともに上記命令を格納するタイミングで上
   記不正情報を不正情報ビットに格納し、上記命令を実行
   するタイミングで不正情報をステータスレジスタに格納
   するコードバッファとを第１のプロセッサ内に設けたこ
   とを特徴とする請求項１に記載の制御命令演算処理装
   置。
5. 【請求項５】 コードメモリから読み出した命令のパリ
   ティチェック及び不正命令チェックを行いエラー検出し
   た不正情報を出力するコードチェック手段と、上記命令
   を格納するとともに上記命令を格納するタイミングで上
   記不正情報を不正情報ビットに格納して、上記命令を実
   行するタイミングで不正情報をステータスレジスタ格納
   し、第２のプロセッサから参照可能にしたコードバッフ
   ァと、エラー検出した命令を上記不正情報により不正な
   動作を行わない情報に補正するコードエンコーダとを第
   １のプロセッサ内に設けたことを特徴とする請求項１に
   記載の制御命令演算処理装置。